[发明专利]真随机数发生系统

说明书

技术领域

本发明涉及真随机数发生系统。

背景技术

随机数在数据统计、信息安全与加密、信道仿真、系统模拟等诸多领域有着重要的应用，而随着电子信息技术的发展，随机数发生芯片或电路在集成电路领域的应用越来越广泛。随机数按照发生机理的不同，分为伪随机数和真随机数两种。其中伪随机数是按照一些算法，结合随机种子发生的一系列难以发现规律的数字，而真随机数是利用一些物理学效应，发生的没有数学规律的一系列数字。根据目前的信息技术发展的现状，伪随机数越来越难以应对“不可预测性”的要求，所以真随机数的发生和应用变得越来越重要。所以，真随机数发生芯片或集成电路芯片上真随机数发生电路成为了研究的热点。

真随机数的发生必须依赖物理过程，在电路中的真随机数的发生也必须依赖电路中具有随机特性的一些物理过程，利用电路中的结构，典型的片上真随机数的发生方法有三类，包括：

1）直接放大法：利用电路中电阻或其他元件上面存在的随机热噪声，对其进行放大处理，通过比较器进行比较后获得随机数序列；

2）振荡采样法：利用一些带有较大Jitter的振荡器发生高频振荡信号，并利用较低频率的时钟对此振荡器的输出进行采样，因为高频振荡器在低频时钟边沿时的电平状态不确定，因此可以得到随机序列；

3）离散时间混沌法：利用混沌电路不可预测以及对初始条件敏感的依赖性的特点发生随机序列。

直接放大法发生随机数，需要用到放大器、电容、电感等器件，功耗大，且对电压要求高。而基于振荡采样法和离散时间混沌法，目前可以利用逻辑门芯片构建片上真随机数发生器典型的随机源有两种：一种是利用数字逻辑门构建高速数字电路振荡器，另一种是利用模拟PLL（锁相环）电路发生的数字时钟信号上面的抖动构建随机量。利用数字逻辑门构建高速数字电路振荡器的方法较为简单，但是对芯片电路性能要求很高，电路功耗很大，芯片寿命很短；而基于模拟PLL（锁相环）电路的方法，结构复杂，设计难度高。且这两种方法产生的随机数的随机性仍不不理想。

发明内容

为解决现有真随机数发生装置功耗大、产生的随机数随机性不理想的技术问题，本发明提供一种真随机数发生系统，包括主时钟信号输入接口单元、锁相环回路模块、分频器、采样用D触发器、亚稳态消除模块、m位移位线和随机数输出接口单元，锁相环回路模块包括锁相环电路和多路扰动线，多路扰动线具有m对正向控制端和反向控制端；主时钟信号输入接口单元的输出一路作为分频器的输入，另一路与锁相环电路的输入连接；锁相环电路的输出与多路扰动线的输入连接，多路扰动线的输出一路作为锁相环电路的反馈输入，另一路作为采样用D触发器的输入；分频器的输出作为采样用D触发器的时钟；采样用D触发器的输出与亚稳态消除模块的输入连接，亚稳态消除模块的输出一路与m位移位线的输入连接；m位移位线中的第i位输出一路作为多路扰动线中相对应的第i对正向控制端和反向控制端中的正向控制端，另一路作为相应的反向控制端；亚稳态消除模块输出的另一路输入至随机数输出接口单元；其中i=1,2,3,……,m。

采用本发明的技术方案，在利用锁相环电路本身就已能产生随机Jitter（跳动，抖动）从而产生随机数的基础上，在锁相环回路模块的反馈支路中增加一个多路扰动线，而多路扰动线的扰动大小又受系统产生的随机数序列控制，相当于对锁相环电路的本已含有随机Jitter的输出又被进行一次随机的扰动，使得锁相环很难完成锁定，导致Jitter加大，随机性大大增强。使用分频时钟，通过D触发器对锁相环输出的含有很大Jitter而且经过随机扰动的高速时钟进行采样，采样的结果是具有良好随机性的数据。还利用亚稳态消除模块消除可能出现的采样亚稳态，保证电路的正常工作，避免电路出现亚稳态导致的系统不稳定。

进一步的，多路扰动线包括依次串接的m组扰动线路结构，每一组扰动线路结构具有一对正向控制端和反向控制端，第i组扰动线路结构与m位移位线中的第i位输出相对应；第i组扰动线路结构包括输入端、两个传输门、延迟时间为2^i-1个时间单位的扰动用延迟线、控制用反相器和输出端，输入端的一路经一个传输门到达输出端，另一路依次经串接的另一个传输门和扰动用延迟线到达输出端；m位移位线中第i位输出一路分别连接一个传输门的正控制端和另一个传输门的反控制端，另一路经控制用反相器后分别连接一个传输门的反控制端和另一个传输门的正控制端。