[发明专利]通信装置及通信方法

说明书

技术领域

本发明涉及通信装置，尤其涉及对包进行处理的通信装置。

背景技术

近年来，由于电视内容的数字化或基于web的运动图像发布服务的普及等，网络系统中的通信量逐渐大容量化。并且，由此，超过100Gbps的线路的需求增高。

伴随着通信量的大容量化，包通信装置所具备的逻辑器件中的动作频率上升，但另一方面，例如FPGA（Field-Programmable Gate Array：现场可编程门阵列）等逻辑器件的动作频率存在最大300MHz程度的极限。因此，使用FPGA来容纳100Gbps线路的情况下，FPGA需要以每1包2clk程度对包进行处理。

将频带控制功能或统计计数功能等包管理功能安装在逻辑器件中的情况下，逻辑器件将每个流的包的信息保存在一个信息存储介质（以后记载为表）中，每当包到达，更新与到达的包对应的每个流的表的值。

例如实现频带控制功能的情况下，逻辑器件通过表来管理各流的消耗频带。具体地说，逻辑器件每当包到达，从表读出对各流设定的频带（设定频带）及在各流中消耗的频带（消耗频带）（a.表RD），执行消耗频带的更新及更新结果与设定频带的比较（b.数据运算）、以及消耗频带的更新结果向表的写入（c.表WR）。

以后，如前述的a～c那样，将通过与包有关的信息来对表进行更新的处理记载为表更新处理。

作为对表进行更新的方法，有一个逻辑器件每当包到达时以1包为单位来对表进行更新的一般方法（顺序处理方法）。一般来说，在顺序处理方法中，逻辑器件进行与一个包有关的表更新处理需要规定的时间（例如10clk程度）。

此外，作为本技术领域的背景技术，有时特开2000-358066号公报（专利文献1）。在该公报中记载了如下内容（参照摘要）：“对于每个到达包，检查来自相同源的之前的包在处理元素中是否为待决状态，通过检查明确了这样的包是待决状态的情况下，将该到达包传送给与之前的包相同的处理元素”。即，在专利文献1中提出了通过多个并行处理部来处理多个流的包的并行处理技术。

在先技术文献：

专利文献：

专利文献1：日本特开2000-358066号公报

在使用顺序处理方法的逻辑器件中，包到达间隔为每1包的表更新处理所需的时间以上的情况下，逻辑器件能够每当包到达时执行表更新处理。

但是，线路的量大容量化、而包到达间隔比每1包的表更新处理所需的时间短的情况下，之前到达的包的表更新处理尚未结束，接下来应该处理的包便已到达。因此，逻辑器件无法正常地执行连续到达的包的表更新处理。

此外，根据专利文献1记载的技术，按每个流对多个并行处理部分配包，由各并行处理部执行表更新处理，所以包连续到达的频率较小。但是，在比表更新处理所需的时间更短的时间间隔中，同一流的二个包连续到达的情况下，同一流的包被传送给同一并行处理部。

因此，与前述的顺序处理方法相同，使用并行处理部的情况下的逻辑器件有时无法正常地执行与连续到达的同一流的多个包有关的表更新处理。并且，在与连续到达的同一流的多个包有关的表更新处理结束之前，也不执行与其他流的包有关的表更新处理，所以存在无法正常执行包整体的表更新处理的问题。

此外，通过将按每个流分割的表保持在各并行处理部中，能够使各并行处理部针对各流进行的表更新处理独立。但是，在网络系统中的流ID的数量不是固定值，而是对逻辑器件预先设置每个流的表及并行处理部的情况下，存在设备费用增加且失去逻辑器件的通用性的问题。

发明内容

本发明是鉴于前述的问题而做出的，其目的在于，提供一种包处理方法，在包到达间隔比更新信息存储介质所保持的信息的时间短的包处理中，即使需要统计计数功能等每当包到达就更新同一流的信息的情况下，也能够对连续到达的包进行处理。