[发明专利]埋入式字线结构及其形成方法

说明书

技术领域

本发明涉及一种半导体结构及其形成方法，尤其涉及一种埋入式字线(buried word line，简称buried WL)结构及其形成方法。

背景技术

非易失性存储器有可多次进行数据的存入、读取、擦除等特性，且即使当电源关闭时仍能够保留已储存的信息。因此，非易失性存储器被广泛应用于个人电脑及消费性电子产品中。

随着非易失性存储器的集成度越来越高，非易失性存储器的关键尺寸也越来越小。埋入式字线结构通常使用在次28纳米(sub-28nm)或更小的存储器技术中以满足元件尺寸缩小的需求。

举例来说，在埋入式字线动态随机存取存储器(dynamic random access memory，简称DRAM)结构中，为了有效地整合主动区域(active area)与隔离区域，可将一部分埋入式字线用作单元(cell)中用于控制晶体管的主动字线，而另一部分埋入式字线可用作单元与单元之间(cell-to-cell)的隔离字线。然而，要用现有的制程步骤来有效形成上述结构是很困难的。

发明内容

有鉴于此，本发明提供一种埋入式字线结构及其形成方法。

本发明提供一种埋入式字线结构的形成方法，其中可用现有的制程步骤(诸如逻辑制程)来有效地整合主动区域与隔离区域。

本发明也提供一种埋入式字线结构，其中隔离字线相较于主动字线是较深且较窄的。

本发明提出一种埋入式字线结构的形成方法。在基底上依序形成第一掩膜层、夹层(interlayer)以及第二掩膜层，其中第二掩膜层具有交替排列的多个掩膜图案与多个间隙(gap)，且间隙包括交替排列的多个第一间隙与 多个第二间隙。在各第一间隙中形成介电图案且同时在各第二间隙的二侧壁上形成二间隙壁(spacer)，其中在各第二间隙中相邻的间隙壁之间形成第一沟槽(trench)且第一沟槽暴露部分第一掩膜层。移除掩膜图案以形成多个第二沟槽。使用介电图案与间隙壁作为掩膜来进行蚀刻制程，以使第一沟槽加深至基底中且第二沟槽加深至第一掩膜层中。

在本发明的一实施例中，上述的第二沟槽比第一沟槽宽。

在本发明的一实施例中，在蚀刻制程之后，所述形成方法还包括：将介电图案及间隙壁移除；将夹层移除；以及使用第一掩膜层作为掩膜来加深第一与第二沟槽。

在本发明的一实施例中，在加深第一与第二沟槽的步骤之后，还包括：移除第一掩膜层；将第一导体填入第一沟槽中且将第二导体填入第二沟槽中。

在本发明的一实施例中，上述的第一导体用作隔离字线且第二导体用作主动字线。

在本发明的一实施例中，在加深第一与第二沟槽的步骤之后且在填入第一与第二导体的步骤之前，所述形成方法还包括形成栅介电层，所述栅介电层使主动字线与隔离字线中的每一者与基底分开。

在本发明的一实施例中，上述的第二间隙比第一间隙宽。

在本发明的一实施例中，上述的形成介电图案及间隙壁的步骤包括以下步骤。在基底上形成介电层以完全填满第一间隙，但不完全填满第二间隙。对介电层进行间隙壁蚀刻直到掩膜图案的顶表面暴露为止，以使剩余的介电层在第一间隙中形成介电图案且在第二间隙的侧壁上形成间隙壁。此外，进行间隙壁蚀刻的步骤还移除在第二间隙中未被间隙壁覆盖的夹层。

在本发明的一实施例中，上述的介电层的材料包括氧化硅。

在本发明的一实施例中，上述的第一掩膜层与第二掩膜层由相同材料形成。

在本发明的一实施例中，在移除上述的掩膜图案的步骤期间移除第一沟槽所暴露的第一掩膜层以及第二沟槽所暴露的夹层与部分第一掩膜层。

在本发明的一实施例中，上述的夹层与第一掩膜层或第二掩膜层不同。

在本发明的一实施例中，上述的第一掩膜层的材料包括碳。

在本发明的一实施例中，上述的第二掩膜层的材料包括碳。

在本发明的一实施例中，上述的夹层的材料包括氮氧化硅或氮化硅。

本发明也提出一种埋入式字线结构。此埋入式字线结构包括：基底，在基底中具有多个第一沟槽与多个第二沟槽；多个第一导体，分别填入第一沟槽中；以及多个第二导体，分别填入第二沟槽中。此外，第一沟槽相较于第二沟槽是较窄且较深的。

在本发明的另一实施例中，上述的第一导体用作隔离字线且第二导体用作主动字线。

在本发明的另一实施例中，埋入式字线结构还包括栅介电层，所述栅介电层经配置以将主动字线及隔离字线中的每一者与基底分开。