[发明专利]一种基于FPGA的信息传输系统及方法无效

专利信息
申请号: 201310212497.9 申请日: 2013-05-31
公开(公告)号: CN103268210A 公开(公告)日: 2013-08-28
发明(设计)人: 潘慧峰;杨帆;吴小锋 申请(专利权)人: 深圳市开立科技有限公司
主分类号: G06F5/06 分类号: G06F5/06;G06F5/16;G08C19/00
代理公司: 暂无信息 代理人: 暂无信息
地址: 518051 广东省*** 国省代码: 广东;44
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摘要:
搜索关键词: 一种 基于 fpga 信息 传输 系统 方法
【说明书】:

技术领域

 本发明涉及通信技术领域,具体设计一种用于将终端设备输出的信息发送至主机的信息传输系统及方法。。

背景技术

FPGA具有可编程性,同时自身带有存储器,可以用于数据的缓存、传输以及控制协议的实现。目前大多FPGA逻辑单元数量都上万, RAM的数量在兆比特级,能够实现很多采集系统的逻辑处理与数据缓冲的需求。各领域的数据采集系统广泛使用FPGA对模数转换后的数据信息进行缓存后传输给主机,FPGA同时处理主机发出的指令并返回有关信息。所述的数据信息是指数据采集系统经过采集或分析所获得的用来表征被采集对象的参数值,比如血液分析仪器中采集的红细胞数目、红细胞压积、平均红细胞体积等客观表征所采集的血液样本特性的参数值。

现有的数据采集系统中通常采用如图1所示的方式。终端设备将采集的数据信息经模数转换后输出给FPGA进行缓存,进而传送给主机处理。FPGA中的命令执行模块解析主机发出的指令,控制FPGA单元的硬件工作。FPGA对信息进行缓存的操作是通过FIFO组件来实现的,通常用FPGA的RAM构成两个大小相同的FIFO0、FIFO1,组成乒乓缓存,一个FIFO接收从终端设备输出的信息,另一个FIFO往主机端送信息,来回切换两个FIFO的读写状态,即可将接收的信息送入主机。当终端设备信息源有一个或者两个时,乒乓缓存是很好的选择。当终端设备信息源只有一个时,也可以只构成一个深度较大、读写可同时进行的FIFO,FIFO的写入端接收从终端设备输出的信息,FIFO的读出端往主机端输送信息。

在数据采集系统中,作为终端设备的终端采集设备与主机交互频繁,除了采集的数据信息,终端采集设备还经常需要传送一些控制信息给主机,以使主机根据终端采集设备的工作状况及时地发出指令通过FPGA控制终端采集设备的动作。所述控制信息,是对于数据采集系统采集数据信息的过程起到管理、辅助、控制等作用的信息,例如可以是终端采集设备的温度信息、工作状态信息、发生错误信息等,在血液分析仪器中,最终目的是为了采集血液中所需的参数,但仪器运行过程中,例如对试剂进行输送、对试管进行清洗等动作,都需要若干电机、电磁阀的动作来完成,有时需将该些电机、电磁阀移动的位置、速度等工作状态信息传送给主机,这样主机就能在确定的时间点前发送指令通过FPGA控制电机、电磁阀的下一步动作,实时交互,确保电机、电磁阀的整个移动路径是正确的。这些位置、速度信息即属于本发明所述的控制信息,控制信息需要尽可能及时地传送给主机,以得到及时处理。

在FPGA与主机之间只有一个信息传输接口的情况下,终端采集设备采集的数据信息以及发送的控制信息必须相互协调传输,以兼顾数据信息的实时性和控制信息的及时性。通常的处理方法是,将量相对小的控制信息包穿插在量相对大的数据信息包中间,经过同一传输路径进行缓存、传输。由于数据信息的量大,穿插在数据信息包中的控制信息包需要排队等待数据信息包的写满、读出,必然不能及时被读出,因此大大影响了控制信息的传输速率,导致控制信息不能及时处理。

发明内容

本发明要解决的技术问题是:针对背景技术中控制信息传输速率低,不能被及时传输和处理的缺陷,提供一种不影响数据信息传输实时性,同时能使得控制信息及时传送给主机的基于FPGA的信息传输系统和方法。

本发明采用的技术方案是:一种基于FPGA的信息传输系统,用于将终端设备输出的信息传送到主机,该系统包括FPGA单元,FPGA单元上的FIFO组件,FIFO组件的输出端口连接主机的信号输入端口,FIFO组件的输入端口连接终端设备的输出端口,所述FIFO组件包括第一FIFO模块和第二FIFO模块,第一FIFO模块用以接收并向主机传送数据信息,第二FIFO模块用以接收并向主机传送控制信息。

进一步,所述第一FIFO模块与第二FIFO模块与主机信号输入端口的连接由一开关模块控制,常态下开关模块接通第二FIFO模块,第一FIFO模块在写满一个数据信息包时才被接通。

进一步,所述第一FIFO模块为两个相同的FIFO构成的乒乓缓存结构,也可以为一个可同时读写的FIFO。

本发明提供的一种基于FPGA的信息传输方法包括:

S1:判断待接收的信息类型,若是数据信息,则由第一FIFO模块接收,若是控制信息,则由第二FIFO模块接收;

S2:检测第二FIFO模块是否为空,若否,将第二FIFO模块中的控制信息发送至主机,重复S2;

S3:检测第一FIFO模块中是否写满一个数据信息包,若是,将该数据信息包发送至主机。

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