[发明专利]快闪内存装置及快闪内存的数据存取方法

说明书

技术领域

本发明涉及快闪内存的数据存取机制，特别有关于一种快闪内存的数据存取方法以及快闪内存装置。

背景技术

一般来说，目前现有技术中，为了增加存储的容量，现有的快闪内存的存储单元可以通过多层式存储组件来实现之，多层式存储组件例如是多阶存储单元﹙Multi-Level Cell,MLC﹚或是三阶存储单元﹙Triple-Level Cell,TLC﹚，然而，使用多层式存储单元来储存数据虽然可以实现较大的数据储存空间，但是相对来说，也需要付出较长的数据读写/存取时间，换句话说，使用多层式存储单元所实现的快闪内存，其整体数据的读写效率会较低，当使用者通过主机端发送并写入一笔数据至快闪内存的控制器，之后再通过该控制器写入该笔数据至该快闪内存时，如果该快闪内存的数据读写效率偏低，则主机端需要等候该笔数据写入完成以后才能发送并写入下一笔的数据至快闪内存的控制器，因此，对使用者来说，当写入一连串的数据至快闪内存时，相对应地需要等候更长的时间以完成写入该一连串数据的操作，这样一来，虽然多层式存储单元实现了较大的数据储存空间，然而也造成了数据读写效率偏低、数据读写时需要较长等候时间的缺点。

发明内容

因此，本发明的目的之一在于公开一种快闪内存装置以及快闪内存的数据存取方法，以解决前述的数据读写效率偏低、数据读写时需要较长等候时间的缺点。

根据本发明的实施例，公开了一种快闪内存的数据存取方法，该数据存取方法包含：使用一快闪内存控制器接收主机端的第一数据；从该快闪内存控制器传输并写入该第一数据至该快闪内存的单层式存储单元；以及当该快闪内存控制器接收该主机端的第二数据时，同时使用该快闪内存控制器运行一拷贝回写程序﹙copy back program﹚，将该单层式存储单元中所储存的该第一数据的至少一部分合并写入﹙merge﹚至多层式存储单元中。

根据本发明的实施例，公开了一种快闪内存装置，该快闪内存装置包含一快闪内存以及一快闪内存控制器，其中该快闪内存用以储存数据，以及该快闪内存控制器耦接到该快闪内存并用以从接收一主机端的第一数据，以及接着传输并写入该第一数据至该快闪内存的单层式存储单元，当该快闪内存控制器接收该主机端的第二数据时，该快闪内存控制器同时运行一拷贝回写程序，将该快闪内存的该单层式存储单元中所储存的该第一数据的至少一部分合并写入至该快闪内存的多层式存储单元中。

根据本发明的实施例，本发明的实施例的优点在于，当快闪内存运行从单层式存储单元至多层式存储单元的数据合并写入时同时使快闪内存控制运行接收来自于主机端的写入数据，因此，主机端不需等候过长的时间，可提升快闪内存装置的整体数据读写效率，此外，通过搭配数据快取机制，使数据合并写入时同时使快闪内存接收来自于控制器的写入数据，可更加提升整体的数据读写效率。

附图说明

图1是本发明一优选实施例的快闪内存装置的示意图。

图2是图1所示的快闪内存装置的数据写入时序的第一实施例示意图。

图3是图1所示的快闪内存装置的数据写入时序的第二实施例示意图。

图4是图1所示的快闪内存装置的数据写入时序的第三实施例示意图。

图5是图1所示的快闪内存装置的数据写入时序的第四实施例示意图。

图6是图1所示的快闪内存装置的数据写入时序的第五实施例示意图。

图7是图1所示的快闪内存装置的数据写入时序的第六实施例示意图。

图8A、8B分别是图1所示的快闪内存装置在不通过数据快取操作以及通过数据快取操作分别运行数据写入的数据写入时序的相对应实施例示意图。

图9至图11分别是图1所示的快闪内存装置通过数据快取操作运行数据写入的数据写入时序的不同实施例示意图。

其中，附图标记说明如下：

100            快闪内存装置

105            快闪内存控制器

110            快闪内存

115            主机端

1051、1103     缓冲器

1101A～1101C   单层式存储单元

1102           多层式存储单元

具体实施方式