[发明专利]用于时钟网络设计的方法和装置

说明书

技术领域

本发明主题的实施例一般地涉及计算机领域，更具体地说，涉及设计功率高效的时钟分配网络。

背景技术

高性能超大规模集成（VLSI）芯片具有取决于外部时钟信号的内部时钟信号。将内部时钟信号（以下称为“时钟信号”）分配给大量时钟引脚。时钟引脚是VLSI芯片（以下称为“芯片”）上的特定位置或金属形状，它们具有已知或估计的有效引脚电容。时钟信号的频率决定芯片的频率和周期时间。需要更短的周期时间和更高的芯片频率以便提高芯片性能。时钟偏斜（clock skew）是时钟信号在芯片中不同位置处的到达时间之差。时钟偏斜可以限制可实现的周期时间并降低芯片性能。时钟偏斜是时钟信号电压的变化率。

时钟缓冲器（以下称为“扇区（sector）缓冲器”）驱动时钟分配网络的扇区（即，区段）中的时钟信号。扇区缓冲器有助于减少时钟偏斜并提高芯片性能。扇区缓冲器的输出端点可以连接在扇区内的多个位置中的一个或多个位置处。扇区缓冲器的输出端点所连接的位置称为汇点（sink）位置。

发明内容

本发明主题的实施例包括一种方法，所述方法在时钟网络设计内的扇区中确定多个初始汇点位置以便连接扇区缓冲器的输出端点。所述扇区包括多个负载。至少部分地基于所述负载的大小以及所述负载与所述多个初始汇点位置之间的路径的延迟而跨所述多个初始汇点位置平衡所述多个负载。跨所述多个初始汇点位置平衡所述多个负载将从所述多个负载产生负载群集。对于所述负载群集中的每个负载群集，确定至少大约在该负载群集的中心处的中心汇点位置。基于所述中心汇点位置而指示最终汇点位置。所述最终汇点位置是将时钟信号驱动到该负载群集的负载的扇区缓冲器的输出端点的连接。

本发明主题的实施例包括一种方法，所述方法从时钟网络设计的扇区内的多个负载创建负载群集，所述创建基于在所述负载群集之间平衡所述负载的大小，并基于所述群集中的每个群集和所述时钟网络设计的所述扇区中的多个汇点位置中的相应位置的最小延迟。确定所述负载群集的中心。确定对应于所述群集的中心以便连接扇区缓冲器的输出端点的汇点位置。所述扇区缓冲器中的每个扇区缓冲器将时钟信号驱动到所述负载群集中的一个对应负载群集。

附图说明

通过参考附图，可以更好地理解本发明，并且众多目标、特性和优点将对本领域的技术人员变得显而易见，这些附图是：

图1示出了具有汇点定位器单元的设计工具的实例概念图，所述汇点定位器单元用于确定扇区中的扇区缓冲器的一个或多个输出端点的连接点；

图2示出了用于确定时钟分配网络的扇区中的扇区缓冲器的初始汇点位置、群集和最终汇点位置的汇点定位器单元的实例概念图；

图3示出了用于确定扇区中的扇区缓冲器的汇点位置的实例操作的流程图；以及

图4示出了具有汇点定位器单元的实例计算机系统。

具体实施方式

下面的描述包括包含本发明主题的技术的示例性系统、方法、技术、指令序列和计算机程序产品。但是，应当理解，可以在没有这些特定的细节的情况下实现所述实施例。例如，实例涉及在时钟设计网络中确定汇点位置以便连接扇区缓冲器的输出终端的汇点定位器单元。但是，实施例并不限于在时钟设计网络中确定汇点位置以便连接扇区缓冲器的输出终端的汇点定位器单元。可以由包含在电路设计工具中的其它单元或系统存储器确定汇点位置。在其它情况下，未详细示出公知的指令实例、协议、结构和技术以避免使说明书变得模糊不清。

汇点定位器单元通过减少时钟偏斜以及时钟信号的最小和最大转换率之间的差，允许设计功率高效的时钟分配网络。驱动时钟信号的扇区缓冲器通常具有高扇出。此外，时钟分配网络通常具有不均匀分布的负载（例如，表示接收时钟信号的电路的输入电容的容性负载），这与传统工具假设的均匀分布的负载相反。此外，多个负载通常通过时钟网格、或一个或多个时钟脊柱（clock spine）、或其它局部布线结构而在局部连接在一起。这些局部布线结构在选择的某些汇点位置连接到扇区缓冲器的输出端点，以便减少时钟偏斜并提高时钟转换率（clock slew）。此外，当选择扇区缓冲器的汇点位置以便平衡到要驱动的负载的路径上的延迟时，可以进一步提高芯片性能。