[发明专利]一种计数器同步电路输出端毛刺的消除方法和电路

权利要求书

1. 一种计数器同步电路输出端毛刺消除电路，其特征在于由两级电路直接串联，第一级电路glitch_fix_1用于消除计数器同步输出端大幅毛刺，第二级电路glitch_fix_2工作在锁相环锁定状态下，用于对所有的毛刺进行消除；其中：

（1）第一级电路glitch_fix_1，包含两部分：毛刺检测和毛刺消除；其中，毛刺检测部分由第一加法器adder1、第一多路选择器MUX1、第一比较器CMP1和第一触发器DFF1、第三触发器DFF3、第四触发器DFF4组成；毛刺消除部分由第二加法器adder2、第三加法器adder3、第四加法器adder4、第二多路选择器MUX2、第三多路选择器MUX3、第二比较器CMP2、或门or和第二触发器DFF2、第五触发器DFF5组成；计数器同步电路的输出和第一多路选择器MUX1的输出作为第一加法器adder1的输入，第一加法器adder1的输出作为第一比较器CMP1的输入，第一比较器CMP1将其与阈值作比较，比较的输出结果作为第三触发器DFF3和或门or的输入，同时根据比较结果决定是否将当前第一加法器adder1的输出送给第二触发器DFF2；第三触发器DFF3的输出作为第一多路选择器MUX1和第二多路选择器MUX2的选择控制信号；计数器同步电路的输出作为第一触发器DFF1的输入；第二比较器CMP2的输出作为第四触发器DFF4的输入；第一触发器DFF1和触发器第四DFF4的输出作为第一多路选择器MUX1和第二多路选择器MUX2的输入；第二触发器DFF2和第二多路选择器MUX2的输出作为第二加法器adder2、第三加法器adder3、第四加法器adder4的输入，同时第三加法器adder3还有一个固定输入1，第四加法器adder4有一个固定输入-1；第二加法器adder2、第三加法器adder3、第四加法器adder4的输出作为第二比较器CMP2的输入；第二比较器CMP2输出和计数器同步电路输出作为第三多路选择器MUX3的输入；第一比较器CMP1输出的比较结果和外部输入的旁路选择信号reg_1作为或门or的输入，或门or输出作为第三多路选择器MUX3的选择控制信号；第三多路选择器MUX3的输出作为第五触发器DFF5的输入；第五触发器DFF5为第一级毛刺消除电路的输出；

（2）第二级电路glitch_fix_2，包含两部分：毛刺检测和毛刺消除；其中，毛刺检测部分由第五加法器adder5、第六加法器adder6、第四多路选择器MUX4、第三比较器CMP3、第二与门and2和第六触发器DFF6、第七触发器DFF7、第八触发器DFF8组成；毛刺消除部分由第七加法器adder7、第五多路选择器MUX5、第一与门and1和第八触发器DFF8组成；第一级电路glitch_fix_1的输出和第四多路选择器MUX4的输出作为第五加法器adder5的输入，第五加法器adder5的输出和频率控制字的整数部分fcw_int作为第六加法器adder6的输入，第六加法器adder6的输出作为第三比较器CMP3的输入，第三比较器CMP3将其与阈值作比较，比较的输出结果和第一与门and1的输出作为第二与门and2的输入；环路锁定信号locked和旁路选择信号reg_2作为第一与门and1的输入；第二与门and2的输出作为第七触发器DFF7的输入和第五多路选择器MUX5的选择控制信号；第七触发器DFF7的输出作为第四多路选择器MUX4的选择控制信号；第一级电路glitch_fix_1的输出作为第六触发器DFF6的输入；第六触发器DFF6的输出和频率控制字的整数部分fcw_int作为第七加法器adder7的输入；第七加法器adder7的输出和第一级电路glitch_fix_1的输出作为第五多路选择器MUX5的输入；第五多路选择器MUX5的输出作为第八触发器DFF8的输入；第八触发器DFF8为第二级毛刺消除电路的输出。

2. 一种基于权利要求1所述电路的计数器同步电路输出端毛刺消除方法，其特征在于：

第一级电路glitch_fix_1消除计数器同步输出端大幅毛刺的具体步骤如下： 设cnt_sync是计数器同步电路的输出，可能会出现毛刺；reg_1信号为旁路控制信号，如果reg_1=1，则强制选择输入cnt_sync作为输出cnt_sync_fix，不进行毛刺消除；reg_1=0，电路正常工作；

首先进行毛刺检测，计数器同步电路输出cnt_sync与前一时刻的无毛刺值即第一多路选择器MUX1输出做差，得到本次计数器的累加值                                               ，其中第一多路选择器MUX1在mux_sel_delay控制下选择第一触发器DFF1或者第四触发器DFF4输出；第一触发器DFF1储存前一时刻的cnt_sync，第四触发器DFF4储存前一时刻第二比较器CMP2输出的预测值；计数器本周期的累加值在第一比较器CMP1模块与阈值进行比较，如果属于正常范围，毛刺标志位mux_sel置 1，同时将当前的锁存在第二触发器DFF2；否则mux_sel置0，表明当前同步电路输出中含有大幅毛刺， 第二触发器DFF2不更新；mux_sel_delay是mux_sel经过一个第三触发器DFF3延时的信号；

然后进行毛刺消除，根据当前的无毛刺输出预测下一周期的同步电路输出；第二加法器adder2累加第二多路选择器MUX2的输出和第二触发器DFF2储存的 ，第三加法器adder3累加第二多路选择器MUX2的输出和第二触发器DFF2储存的 和1，第四加法器adder4累加第二多路选择器MUX2的输出和第二触发器DFF2储存的和-1，产生3个预测值，如式（1）、（2）、（3）所示：

  (1)

     (2)

   (3)

由于大幅毛刺主要针对8bit同步电路输出中最高两位的同步错误，所以检测到毛刺时，将上述三个预测值与出现毛刺的同步电路输出进行比较，选择其中低六位与同步电路输出cnt_sync[5:0]相等的预测值作为第二比较器CMP2输出，即认为此预测值是完全正确的，最终选择该值作为glitch_fix_1输出，否则选择默认值；如果出现毛刺消除，式（1）、（2）、（3）中的、要用相应时刻的第二比较器CMP2输出代替；

第二级电路glitch_fix_2消除毛刺的具体步骤如下，设cnt_sync_fix是第一级电路glitch_fix_1的输出，reg_2信号为旁路控制信号，如果reg_2=0，则强制选择输入cnt_sync_fix作为输出cnt_sync_fix_lock，不进行毛刺消除，reg_2=1，电路正常工作；

当环路锁定之后，locked上拉为高电平，与reg_2相与产生enable信号，enable=1；然后进行毛刺检测；通过第五加法器adder5将当前时刻第一级电路glitch_fix_1的输出cnt_sync_fix与第四多路选择器MUX4输出做差，得到本周期计数器的累加值；其中第四多路选择器MUX4在update_delay控制下选择第六触发器DFF6输出或者第八触发器DFF8输出；第六触发器DFF6储存前一时刻的cnt_sync_fix，第八触发器DFF8储存下一时刻第一级电路glitch_fix_1输出的预测值；通过第六加法器adder6将与频率控制字的整数部分fcw_int做差，得到频率误差；通过第三比较器CMP3模块将频率误差与阈值进行比较，检测是否超出正常范围；如果没有毛刺，第三比较器CMP3模块输出置0，如果含有毛刺，第三比较器CMP3模块输出置1；第三比较器CMP3输出与enable信号相与产生毛刺标志位update，update_delay是经过第七触发器DFF7采样的update信号，控制第四多路选择器MUX4的选择端；

最后进行毛刺消除，通过将第六触发器DFF6储存的前一时刻的cnt_sync_fix累加fcw_int作为下一时刻计数器同步电路输出的预测值，一旦毛刺检测电路检测到毛刺，update信号控制第五多路选择器MUX5选择预测值代替当前含有毛刺的glitch_fix_1的输出；同时在进行下一次毛刺检测时，update_delay控制第四多路选择器MUX4选择第八触发器DFF8输出作为第五加法器adder5输入。