[发明专利]芯片密封圈及包括该密封圈的芯片

说明书

技术领域

本发明涉及半导体领域，特别涉及到一种芯片密封圈及包括该密封圈的芯片。

背景技术

集成电路芯片在晶圆上依照矩形阵列分布，芯片制备好之后需要将其从晶圆上切割下来，然后进行测试封装等后续程序。在分割芯片的过程中会产生应力，这些应力不可避免的会导致晶圆上的介质层产生裂纹或相互剥离，裂纹和剥离产生后，应力迅速集中到裂纹的尖端和剥离处的根部。如果没有任何保护措施，这些裂纹和剥离会快速扩展到芯片的集成电路区，导致暴露出集成电路区中的金属，暴露的金属容易发生腐蚀或者氧化而降低芯片的性能，甚至会导致整个芯片失效。

近年来随着半导体工艺中器件的不断缩小，芯片中形成的介质层不断变薄。为了减小导线之间形成寄生电容，低k材料被用作介质层。然而，与传统材料的介质层相比，低k材料的断裂韧性（表征材料阻止裂纹扩展的能力，断裂韧性越小，材料阻止裂纹扩展的能力就越弱）低且多孔，更加难以阻挡应力的破坏，裂纹或者剥离产生后会在低k材料中迅速传播，并进入芯片的集成电路区。芯片在从晶圆上切割分离时，集成电路区更容易受到伤害，导致芯片性能的降低，甚至导致芯片的失效。

参考图1，晶圆1上具有集成电路区20和切割道30。将芯片沿切割道30从晶圆1上切割下来时，会产生应力。为了防止应力传播进入集成电路区20，需要在集成电路区20四周环绕密封圈10。使密封圈10环绕所述集成电路区20，并被所述切割道30所环绕。图1为晶圆1上形成密封圈10、集成电路区20和切割道30的俯视图。

现有技术中，密封圈10通常由导电层和插塞形成，相邻两层所述导电层通过所述插塞相互连接。图2为图1沿切线AA’所切平面的示意图，密封圈10左侧为切割道30，集成电路区20位于所述密封圈10右侧。密封圈10包括导电层5和插塞4，导电层5和插塞4均位于介质层2中。密封圈10与集成电路区20中金属互连结构在同一工艺中形成，即形成集成电路区20中的一层导电层时，相应的，在密封圈10中也在同一层中形成一层导电层；形成集成电路区20中的一个插塞时，相应的，在密封圈10中也在同一层中形成一层插塞。通常还会在密封圈10的上层形成保护层6。由于提供了密封圈10的保护，可以降低芯片在从晶圆1上分割出来时因受应力作用而被破坏的风险。

为了阻挡应力通过介质层2传播进入集成电路区20，密封圈10必须位于所述基底3上。

但密封圈10仍然存在无法阻挡应力传播的风险，使裂纹和剥离扩散至集成电路区20。

发明内容

本发明解决的问题是现有技术中芯片内形成的密封圈仍然存在无法阻挡应力传播至芯片集成电路区的风险，使裂纹和剥离扩散至集成电路区。

为解决上述问题，本发明提供一种芯片密封圈，位于芯片的介质层中，围绕位于芯片中的集成电路区，所述介质层和所述集成电路区均位于衬底上，所述芯片密封圈包括：内密封圈，所述内密封圈底部位于衬底上，所述内密封圈包括层叠设置的多层第一导电层，相邻两层第一导电层之间通过第一插塞连接；环绕所述内密封圈的外密封圈，所述外密封圈底部位于介质层上，所述外密封圈包括层叠设置的多层第二导电层，相邻两层第二导电层之间通过第二插塞连接。

可选的，所述内密封圈为一个或两个以上；两个以上的内密封圈以一环套一环的形式设置。

可选的，所述内密封圈为两个以上，其中至少两个所述内密封圈共用顶层第一导电层。

可选的，所述外密封圈为一个或两个以上；两个以上的外密封圈以一环套一环的形式设置。

可选的，所述外密封圈为两个以上，其中至少两个所述外密封圈共用顶层第一导电层。

可选的，所述衬底具有掺杂区，所述内密封圈底部位于所述衬底的掺杂区上。

可选的，所述第一插塞和所述第二插塞的材料相同，所述第一插塞的直径大于所述第二插塞的直径；或者，所述第一插塞和所述第二插塞的直径相同，所述第一插塞材料的断裂韧性大于第二插塞材料的断裂韧性。

可选的，所述内密封圈为两个以上，各个第一插塞的材料相同，靠近集成电路区的第一插塞的直径大于远离集成电路区的第一插塞的直径；或者，各个第一插塞的直径相同，靠近集成电路区的第一插塞材料的断裂韧性大于远离集成电路区的第一插塞材料的断裂韧性。

可选的，所述外密封圈为两个以上，各个第二插塞的材料相同，靠近集成电路区的第二插塞的直径大于远离集成电路区的第二插塞的直径；或者，各个第二插塞的直径相同，靠近集成电路区的第二插塞材料的断裂韧性大于远离集成电路区的第二插塞材料的断裂韧性。