[发明专利]静电放电保护结构及其形成方法

说明书

技术领域

本发明涉及静电保护技术，特别涉及一种利用硅通孔技术的静电放电保护结构及其形成方法。

背景技术

随着半导体制造技术的飞速发展，为达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高的集成度方向发展，其中一个发展方向即为硅通孔（Through Silicon Via，TSV）技术进行封装。利用硅通孔贯穿整个半导体基片，在堆叠的芯片和芯片之间形成电学通路，实现不同芯片之间电学连接。与以往的引线键合技术不同，利用硅通孔技术进行封装能够使得芯片在三维方向堆叠的密度最大，外形尺寸最小，并能大大改善芯片速度和低功耗的性能。

在现有技术中，通常都会在集成电路的I/O端口连接静电放电（Electro-Static discharge，ESD）保护结构，以保护集成电路免受静电放电的影响。由于静电放电时电压很高，可能会达到上百伏甚至上千伏，为了避免烧毁，利用现有技术形成的静电放电保护结构的所占的芯片面积都较大。当利用引线键合技术进行封装时，整个集成电路都位于一块完整的芯片中，只需要在有限个I/O端口连接所述静电放电保护结构。但当利用硅通孔技术进行封装时，由于整个集成电路被拆分并形成在不同的芯片上，因此，每一个堆叠的芯片的I/O端口都需要连接静电放电保护结构，静电放电保护结构所占的芯片面积就要成倍增加。同时由于在硅通孔内填充的材料为铜，当温度改变时，由于铜和半导体基片的热膨胀系数不相同，容易使得硅通孔对周围的半导体基片产生应力，使得在硅通孔周围形成的半导体器件的电学参数发生改变，不容易控制，因此，需要在所述硅通孔的周围设置有隔离区，在所述隔离区内不能形成半导体器件。由于所述隔离区也会占据很大一部分芯片面积，使得整体上芯片的面积利用率不高。

发明内容

本发明解决的问题是提供一种静电放电保护结构及其形成方法，既能有效的进行静电放电保护，又能有效地提高芯片的面积利用率。

为解决上述问题，本发明提供了一种静电放电保护结构，包括：半导体基片，贯穿所述半导体基片的硅通孔结构，所述硅通孔结构具有第一表面和第二表面；位于所述硅通孔结构的第一表面的隧穿介质层，所述隧穿介质层的面积大于所述硅通孔结构的俯视面积，使得所述隧穿介质层还覆盖硅通孔结构周围的部分半导体基片表面，且所述隧穿介质层内离散分布有金属材料；位于所述隧穿介质层表面的第一电极；位于所述硅通孔结构第二表面的第二电极。

可选的，所述隧穿介质层的材料为氧化硅或氮氧化硅。

可选的，所述隧穿介质层的厚度范围为10纳米～100纳米。

可选的，所述硅通孔结构包括：位于贯穿所述半导体基片的通孔内壁的绝缘层，位于所述绝缘层表面的扩散阻挡层，位于所述扩散阻挡层表面且填充满所述通孔的金属材料。

可选的，所述金属材料为铜。

可选的，所述第一电极和第二电极的材料为钨、铝、铜或多晶硅。

可选的，所述硅通孔结构的第一表面与半导体基片的形成有半导体器件的第一表面相对应，硅通孔结构的第二表面与半导体基片未形成半导体器件的第二表面相对应。

可选的，所述硅通孔结构的第一表面与半导体基片未形成有半导体器件的第二表面相对应，硅通孔结构的第二表面与半导体基片形成有半导体器件的第一表面相对应。

可选的，所述第一电极与静电放电输入端相连接，所述第二电极与接地端或电源端相连接。

可选的，所述第二电极与静电放电输入端相连接，所述第一电极与接地端或电源端相连接。

本发明还提供了一种静电放电保护结构的形成方法，包括：提供半导体基片，形成贯穿半导体基片的硅通孔结构，所述硅通孔结构具有第一表面和第二表面；在所述硅通孔结构的第一表面形成隧穿介质层，所述隧穿介质层的面积大于所述硅通孔结构的俯视面积，使得所述隧穿介质层还覆盖部分硅通孔结构周围的半导体基片表面；利用退火工艺使得硅通孔结构中的金属材料扩散到所述隧穿介质层内；在所述隧穿介质层表面形成第一电极；在所述硅通孔结构第二表面形成第二电极。

可选的，所述隧穿介质层的材料为氧化硅或氮氧化硅。

可选的，形成所述隧穿介质层的工艺为化学气相沉积工艺或正硅酸乙酯工艺。

可选的，所述退火工艺为低温退火工艺，退火温度范围为50摄氏度～400摄氏度，退火时间为30秒～600秒。