[发明专利]N型晶体管及其制作方法、互补金属氧化物半导体

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种N型晶体管及其制作方法、互补金属氧化物半导体。

背景技术

随着半导体器件元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短。然而，晶体管栅极尺寸变短容易使晶体管产生短沟道效应，从而导致漏电流的产生。

现有技术主要通过提高晶体管沟道区的应力以提高载流子迁移，进而提高晶体管的驱动电流，减少晶体管中的漏电流。具体地，可以在晶体管的源漏区形成应力层，以提高载流子迁移。

参考图1，示出了现有技术一种晶体管的示意图，包括：

半导体衬底10，所述半导体衬底10包括待形成NMOS晶体管的区域A和待形成PMOS晶体管的区域B，利用浅沟槽隔离结构15将相邻的区域A和区域B隔开；

位于所述半导体衬底区域A表面的栅极结构20，所述栅极结构20包括位于所述半导体衬底区域A表面的栅氧化层21、位于所述栅氧化层21表面的栅电极22、位于所述栅氧化层21和栅电极22侧壁表面的侧墙23，位于所述栅极结构20两侧的半导体衬底10内的类矩形结构的源/漏区25；

位于所述半导体衬底区域B表面的栅极结构30，所述栅极结构30包括位于所述半导体衬底区域B表面的栅氧化层31、位于所述栅氧化层31表面的栅电极32、位于所述栅氧化层31和栅电极32侧壁表面的侧墙33，位于所述栅极结构30两侧的半导体衬底10内的类矩形结构的源/漏区35；

其中所述半导体衬底区域A的源/漏区25的材料为原位形成的碳化硅（SiC），所述半导体衬底区域B的源/漏区35的材料为原位形成的锗硅（SiGe）。

对于NMOS晶体管而言，填充所述源/漏区25的材料是碳化硅，其晶格常数小于半导体衬底的晶格常数，对所述源/漏区25之间的沟道区产生拉伸应力（Tensile Stress），提高电子的迁移率。

然而现有技术中晶体管中载流子迁移率的提高较小，晶体管的性能提高有限，因此业界需要能产生更大应力的MOS器件。

发明内容

本发明解决的是N型晶体管中载流子迁移率较小的问题。

为解决上述问题，本发明提供一种N型晶体管的制作方法，包括：提供半导体衬底；在所述半导体衬底上形成栅极结构，所述栅极结构包括栅极、位于所述栅极侧壁上的偏移侧墙；以所述偏移侧墙为掩模对所述半导体衬底进行第一离子掺杂，以形成包含第一位错的掺杂区；在所述偏移侧墙上形成主侧墙；以所述主侧墙和偏移侧墙为掩模对所述半导体衬底进行第二离子掺杂，以形成包括所述第一位错和第二位错的N型源漏区；在所述N型源漏区的半导体衬底表面形成凸起N型应力层。

可选地，以所述偏移侧墙为掩模对所述半导体衬底进行第一离子掺杂，以形成包含第一位错的掺杂区的步骤包括：对待掺杂区进行非晶化处理；对非晶化处理后的区域进行轻掺杂和袋形注入；对轻掺杂和袋形注入后的区域进行退火。

可选地，成凸起N型应力层的步骤包括：通过原位掺杂的方式形成所述凸起N型应力层。

相应地，本发明还提供一种N型晶体管，包括：半导体衬底；位于所述半导体衬底上的栅极结构，所述栅极结构包括依次位于所述半导体衬底上的栅介质层、栅极以及位于所述栅极侧壁上的侧墙；位于所述栅极结构露出的所述半导体衬底中的N型源漏区，所述N型源漏区包括至少两个位错；位于所述N型源漏区的半导体衬底表面的凸起N型应力层。

可选地，所述栅介质层为高K介质层，所述栅极为金属栅极。

相应地，本发明还提供一种互补金属氧化物半导体，包括：P型晶体管以及所述的N型晶体管。

与现有技术相比，本发明的技术方案包括以下优点：

本发明N型晶体管结合第一位错、第二位错和凸起N型应力层，向N型晶体管的沟道区提供较大的拉应力，从而使N型晶体管具有较小的漏电流。

进一步地，通过对待掺杂区进行非晶化处理，之后对非晶化处理后的区域进行N型离子注入，最后对N型离子注入的区域进行退火，从而在非晶区域和结晶区域的交界处形成位错，工艺较为简单且与现有工艺具有良好的兼容性。

进一步地，通过原位掺杂的方式形成所述凸起N型应力层，可以简化工艺步骤。

进一步地，所述栅介质层为高K介质层，所述栅极为金属栅极，可以降低漏电流。

附图说明

图1示出了现有技术一种晶体管的示意图；

图2至图13本发明N型晶体管的制作方法一实施例的流程示意图。

具体实施方式