[发明专利]非易失性半导体存储器装置及其读出方法

权利要求书

1.一种非易失性半导体存储器装置，通过从每一多个记忆单元读出三次以上的奇数次的数据以根据多数决法则决定并输出一数据数值，其中该多个记忆单元连接至对应字线，并连接于多条字线以及多条源极线之间，该非易失性半导体存储器包括：

奇数个锁存电路，该奇数为3以上，其中每一该奇数个锁存电路包括一电容，每一该奇数个锁存电路的该电容选择性地依序保持从每一该多个记忆单元读出该奇数次的该数据其中一个的电压；以及

一控制电路，在每一该奇数个锁存电路的该电容选择性地依序存储从每一该多个记忆单元读出该奇数次的该数据其中一个的电压之后，并联连接该奇数个锁存电路的电容，根据并联连接的该奇数个锁存电路的电容的合成电压并通过该多数决法则决定该数据数值。

2.如权利要求1所述的非易失性半导体存储器装置，其中每一该奇数个锁存电路还包括一锁存器，该锁存器由二个互相连接至彼此的反相器所构成。

3.如权利要求1所述的非易失性半导体存储器装置，其中每一该奇数个锁存电路还包括一选择晶体管，该选择晶体管被开启或关闭以分别选择或不选择每一该奇数个锁存电路以及其电容。

4.如权利要求1所述的非易失性半导体存储器装置，还包括：

一锁存电路，取代该奇数个锁存电路，包括彼此串联连接的奇数个晶体管以及奇数个电容，该奇数个电容连接至该奇数个晶体管之间的连接点以及距离该锁存电路的输入/输出端最远的一晶体管端点。

5.如权利要求1所述的非易失性半导体存储器装置，还包括：

一感测电路，连接至每一该奇数个锁存电路，用以并联连接该奇数个锁存电路的电容，以及根据并联连接的该奇数个锁存电路的电容的合成电压并通过该多数决法则决定该数据数值。

6.如权利要求5所述的非易失性半导体存储器装置，其中该感测电路还包括：

一选择晶体管，该选择晶体管被开启或关闭以分别选择或不选择该感测电路；以及

一锁存器，包括二反相器，用以感测并保存该数据的每一个的电压。

7.如权利要求5所述的非易失性半导体存储器装置，其中该感测电路还包括：

一反相器，感测并输出该数据的每一个的电压；

一保持电容，保持从该反相器输出的电压；以及

一选择晶体管，该选择晶体管被开启或关闭以使该保持电容分别输出或不输出所保持的电压至从每一该多个记忆单元读出该数据的电路。

8.如权利要求1所述的非易失性半导体存储器装置，还包括：

另一电容，配置于一电路中，该电路中通过连接至读出的感测电路的数据感测点，从该多个记忆单元读出数据；

其中该另一电容用于取代该奇数个锁存电路其中一个。

9.如权利要求1所述的非易失性半导体存储器装置，其中每一该奇数个锁存电路连接至一数据感测点。

10.如权利要求1所述的非易失性半导体存储器装置，其中每一该奇数个锁存电路连接至该非易失性半导体存储器装置的分页缓冲器内的一锁存电路的输入/输出端。

11.一种读出方法，适用于一非易失性半导体存储器装置，通过从每一多个记忆单元读出三次以上的奇数次的数据以根据多数决法则决定并输出一数据数值，其中该多个记忆单元连接至对应字线，并连接于多条字线以及多条源极线之间，该非易失性半导体存储器装置包括奇数个锁存电路，该奇数为3以上，其中每一该奇数个锁存电路包括一电容，每一该奇数个锁存电路的该电容选择性地依序保持从每一该多个记忆单元读出该奇数次的该数据其中一个的电压，该读出方法包括：

在每一该奇数个锁存电路的该电容选择性地依序存储从每一该多个记忆单元读出该奇数次的该数据其中一个的电压之后，并联连接该奇数个锁存电路的电容，以及根据并联连接的该奇数个锁存电路的电容的合成电压并通过该多数决法则决定该数据数值。