[发明专利]可用于芯片堆叠、芯片和晶片粘结的方法和材料

说明书

本申请发明是申请日为2007年3月21日、专利申请号为200780015765.0、发明名称为“可用于芯片堆叠、芯片和晶片粘结的方法和材料”的中国专利申请的分案申请。

相关申请的交叉引用

本申请要求于2006年3月21日提交的美国临时专利申请序列号60/784,187的优先权的利益，该文献在此引入作为参考。

技术领域

本发明大体上涉及芯片堆叠、芯片和晶片粘结和形成此种芯片堆叠体和芯片或晶片粘结物的有用材料，更具体地说涉及此种方法和材料，其中该材料提供强粘结同时可容易地除去而没有或几乎没有残留物，从而使得此种材料可再加工。

背景

历史上，在半导体制造中，单个半导体管芯（die）（或芯片）安装在密封包装内并且然后将此种包装安装到例如电路板上。于是可能为高级器件例如计算机、移动电话等提供各种功能性或提高的容量。当此种包装例如双排直插包装（DIP）或单列直插包装（SIP）用来为封装管芯提供对物理损坏、周围环境中的杂质的保护和提供管芯与其它电路的电连接时，此种包装也可以是庞大的并且要求电路板或模件的尺寸足够大以容纳许多这样的包装。

为了减小此类单包装的芯片要求的尺寸，当前趋向包括此类球格阵列、倒装晶片等的替代的包装开发。然而，尺寸的进一步减小和提供提高和/或更复杂功能性的能力要求对管芯包装和安装的替代方法。一种这样的替代方法是排除此种单一包装包装（当可能时）和按多重安装管芯，例如作为管芯的垂直地取向的堆叠体。此种按多重安装，或堆叠，同时能够提供与使用单一包装管芯相比显著减小的覆盖区需要提供一种方法和该方法可以采用的材料，将此种堆叠体中的每个管芯附贴到相邻的管芯上同时还提供为每个管芯电路提供电接触的方法。此外，由此种方法使用的此种材料还应该提供应力缓冲作用，其中它们用来将此种芯片或芯片堆叠体附贴到具有不同线膨胀系数的基材上，并因此防止由于环境中的波动引起的对一个或多个芯片或基材的损坏。

此种芯片堆叠体安装也可能需要提供相对于提供管芯的晶片的原始厚度减薄的此种管芯，这种减薄方法可以有利地用来保持芯片堆叠体高度到最小值，此外还使提供穿透芯片的通路成为可能，该穿透芯片的通路可以提供从管芯一个表面到其它表面的移动电接触。因此，还需要提供一种方法，和可以由该方法采用的材料，它们可以用来将基材例如半导体晶片粘结到晶片减薄方法中使用的另一个基材上。此种材料应该为粘结表面提供强粘结和保护，同时还允许在减薄操作完成之后容易地执行释放晶片的方法，和此种粘结材料从晶片的除去。

应该指出的是，虽然芯片堆叠体认为是近期趋势，参见2005年1月6日出版的标题为Method For Stacking Chips Within A Multichip Module Package的出版的美国专利申请2005/0078436，但是使用粘合剂材料将半导体管芯（芯片）附贴到基材上，将管芯附贴到引线框上或用于芯片堆叠也已经是研究主题多年。例如，1994年2月15日发布的标题为Method For Attaching A Semiconductor Die To A Leadframe Using A Patterned Adhesive Layer的美国专利号5,286,679的第3栏18-20行。然而，尽管这是早就已知的需要，但是材料和使用此种材料的方法还没有广泛地采用并因此需要用于芯片堆叠和晶片减薄的替代材料和方法。

附图说明

下面将参照以下附图描述本发明的实施方案。

图1是根据本发明一些实施方案的描述图案化聚合物层的示例性芯片堆叠实施方案的一部分的简化表示；

图2是根据本发明一些实施方案的描述与基材粘结的两个堆叠管芯导线的另一个示例性芯片堆叠实施方案的一部分的简化表示；

图3和4是根据本发明一些实施方案的又一个示例性芯片堆叠实施方案的部分的简化表示，其描述两个堆叠管芯的制造中的步骤，第一倒装晶片管芯覆盖第二管芯并与之电连接，该第二管芯与基材导线粘结；

图5和6是根据本发明一些实施方案的又一个示例性芯片堆叠实施方案的部分的简化表示，其描述两个堆叠管芯的制造中的工艺步骤，第一倒装晶片管芯覆盖并与第二倒装晶片管芯连接，该第二倒装晶片管芯覆盖并与基材电连接；和

图7是根据本发明一些实施方案的又一个实施方案的一部分的简化表示，其描述与基材或处理晶片可移除粘结的器件晶片。

详细描述