[发明专利]单电子晶体管与MOS管构成的双阈值逻辑单元

说明书

技术领域

本发明涉及微电子技术领域，特别是一种单电子晶体管与MOS管构成的双阈值逻辑单元。

背景技术

作为神经元输出转移函数，阈值逻辑（Threshold logic）在人工神经网络的研究中占据重要的地位。神经元是神经网络的基本单元，对于整个网络的复杂程度、规模以及鲁棒性起着决定性的作用。传统的神经网络通常需要双隐层的单阈值神经元才能实现任意的二值逻辑函数。随着神经网络复杂性的提升，神经元的数目显著增加，整个网络的规模急剧增大。若能使用具有多个阈值的神经元，则可以大大降低神经网络的规模和复杂程度。但是，由于多阈值逻辑是一种非线性函数，传统的CMOS电路通常难以简单实现。近年来，通过MOS管与新型纳米器件的混合使用，有望实现多阈值的逻辑功能。

作为新一代纳米电子器件的典型代表，单电子晶体管(Single electron transistor, SET)具有极低的功耗和超小的器件尺寸，在功耗、工作速度等方面相对于传统的微电子器件具有明显的优势，被认为是制造下一代低功耗、高密度超大规模集成电路理想的基本器件。SET具有独特的库仑阻塞和库仑振荡效应，与MOS器件具有较好的兼容性。SET/MOS混合结构同时具备SET和MOS管的优越性能，表现出极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅，在多值、多阈值逻辑电路等传统CMOS电路较难实现的领域具有较大的应用前景。

发明内容

有鉴于此，本发明的目的是提供一种单电子晶体管与MOS管构成的双阈值逻辑单元。

本发明采用以下方案实现：一种单电子晶体管与MOS管构成的双阈值逻辑单元，包括一PMOS管、一NMOS管和一单电子晶体管，其特征在于：所述PMOS管的源极连接电源V_dd，所述PMOS管的栅极连接一基准电压V_pg，所述PMOS管的漏极作为所述双阈值逻辑单元的输出端并连接所述NMOS管的漏极，所述NMOS管的栅极连接一基准电压V_ng，所述NMOS管的源极连接所述单电子晶体管的漏极，所述单电子晶体管的源极接地，所述单电子晶体管的背栅连接一背栅电压V_ctrl，所述单电子晶体管包括四个输入端V₁、V₂、V₃和V₄，设置相应的V₁，V₂，V₃，V₄和V_ctrl，即可实现任意的二变量逻辑函数。

在本发明一实施例中，所述单电子晶体管的背栅电容C_ctrl=0.2aF，隧穿结电容C_s和C_d都为0.1 aF，隧穿结电阻R_s和R_d都为350 KΩ。

在本发明一实施例中，C₁、C₂、C₃和C₄分别为所述四个输入端V₁、V₂、V₃和V₄的电容，所述C₁=C₂=C₃=C₄=0.04aF。

在本发明一实施例中，所述PMOS管的宽长比为1/3，V_pg=0.4V，所述NMOS管的宽长比为1/3，V_ng=0.4V。

在本发明一实施例中，所述V₁和V₂分别输入两个变量，所述V₃=V₄=0，且所述V_ctrl=0.52V，则所述双阈值逻辑单元为或门逻辑。

在本发明一实施例中，所述V₁和V₂分别输入两个变量，所述V₃=V₄=0，且所述V_ctrl=0.11V，则所述双阈值逻辑单元为或非门逻辑。

在本发明一实施例中，所述V₁和V₂分别输入两个变量，所述V₃=V₄=1，且所述V_ctrl=0.11V，则所述双阈值逻辑单元为与门逻辑。