[发明专利]缩短存储操作繁忙时间

说明书

技术领域

本发明涉及改善高速缓存利用率，更具体地说，涉及通过缩短存储操作繁忙时间降低高速缓存利用。

背景技术

中央处理单元（CPU）的高速缓存是计算机的CPU用于缩短平均存储器访问时间的高速缓存。高速缓存是一个小的快速存储器，其存储来自频繁使用的主存储位置的数据的副本。只要多数存储器访问是高速缓存的存储位置，则存储器访问的平均延时就更接近高速缓存延时而非主存储器的延时。

当CPU需要在主存储位置上读写时，CPU首先检查高速缓存中是否有该数据的副本。如果有，CPU直接地对高速缓存进行读写，这比对主存储器进行读写速度快得多。现代CPU可具有至少三个独立的高速缓存：指令高速缓存，用于加速可执行指令获取（fetch）；数据高速缓存，用于加速数据获取和存储操作；以及转换后援缓冲器（TLB），用于加速可执行指令和数据的虚拟到物理地址转换。数据高速缓存通常被组织为更多高速缓存级别的层次结构。

发明内容

根据示例性实施例，提供一种缩短存储操作繁忙时间的计算机产品。所述计算机产品包括可被处理电路读取并存储指令的有形存储介质，所述指令可被所述处理电路执行以执行一种方法。所述方法包括将第一和第二平台寄存器与高速缓存阵列关联，由比较器判定第一存储操作的目标为所述高速缓存阵列的字线，由所述比较器判定第二存储操作的目标为所述高速缓存阵列的同一字线，将所述第一和第二存储操作的控制信息和数据加载到所述第一和第二平台寄存器，并由缓冲器延迟提交（commit）所述第一存储操作，直到所述第二存储操作的所述控制信息和数据被加载到所述第二平台寄存器。所述方法进一步包括使用来自所述第一和第二平台寄存器的所述控制信息将来自所述第一和第二平台寄存器的所述数据同时提交到所述高速缓存阵列的所述字线，从而缩短所述高速缓存阵列的所述字线的繁忙时间。

根据进一步的示例性实施例，提供一种用于针对缩短存储操作繁忙时间减少处罚的系统。所述系统包括高速缓存阵列、与所述高速缓存阵列关联的第一和第二平台寄存器、比较器和缓冲器，所述系统被配置为执行一种方法，所述方法包括由所述比较器判定第一存储操作的目标为所述高速缓存阵列的字线，由所述比较器判定第二存储操作的目标为所述高速缓存阵列的同一字线，将所述第一和第二存储操作的控制信息和数据加载到所述第一和第二平台寄存器，并由所述缓冲器延迟提交所述第一存储操作，直到所述第二存储操作的所述控制信息和数据被加载到所述第二平台寄存器。所述方法进一步包括使用来自所述第一和第二平台寄存器的所述控制信息将来自所述第一和第二平台寄存器的所述数据同时提交到所述高速缓存阵列的所述字线，从而缩短所述高速缓存阵列的所述字线的繁忙时间。

根据进一步的示例性实施例，提供一种计算机实现的用于缩短存储操作繁忙时间的方法。所述方法包括将第一和第二平台寄存器与高速缓存阵列关联，由比较器判定第一存储操作的目标为所述高速缓存阵列的字线，由所述比较器判定第二存储操作的目标为所述高速缓存阵列的同一字线，将所述第一和第二存储操作的控制信息和数据加载到所述第一和第二平台寄存器，并由缓冲器延迟提交所述第一存储操作，直到所述第二存储操作的所述控制信息和数据被加载到所述第二平台寄存器。所述方法进一步包括使用来自所述第一和第二平台寄存器的所述控制信息将来自所述第一和第二平台寄存器的所述数据同时提交到所述高速缓存阵列的所述字线，从而缩短所述高速缓存阵列的所述字线的繁忙时间。

附图说明

在本说明结尾处的权利要求中专门列出和明确声明了被视为本发明的主题。通过结合附图阅读下面的详细描述，本发明的上述及其他特征和优点将变得显而易见，其中：

图1是传统的获取操作时序（timing）图；

图2是传统的存储操作时序图；

图3是其中执行获取和存储操作的传统的调度模型图；

图4是根据实施例使用平台寄存器的存储操作的图；

图5是被组织为排（bank）的高速缓存阵列的示意图；

图6是根据实施例在同一字线上使用平台寄存器的存储操作的图；以及

图7示出根据实施例的计算机程序产品。

具体实施方式