[发明专利]一种斜沟槽超势垒整流器件及其制造方法

说明书

技术领域

本发明涉及到一种半导体分立器件及其制造方法，尤其涉及到一种超势垒整流器件及其制造方法。

背景技术

现有的功率半导体整流器件按势垒类型分为两种，一种是肖特基势垒整流器，另一种为集成MOS沟道超势垒整流器件。其中，肖特基整流器件是以贵金属(如金、银、铂、钛、镍、钼等)与半导体接触，以形成肖特基势垒而制成的整流器件。肖特基势垒整流器件由于其正向压降高、反向耐压水平低、反向漏电较大、工艺过程会引起重金属污染等诸多的缺点，已经逐渐被集成MOS沟道超势垒整流器所替代。

集成MOS沟道超势垒整流器件是在并联的多个PN基础上再并联多个MOS单元组成。以第一导电类型N型时为例，如图1所示，器件在正向偏压状态时，N型沟道势垒MOS的栅极与漏极短接为等电位，栅极与源极之间的电势差等同于源极与漏极之间的电势差，集成MOS管在较低正向偏压下开启，形成电流通路；反向偏压状态时，势垒MOS处于截止状态，而集成MOS的PN结快速耗尽承担反偏电压，器件的反向漏电流由PN结决定。这种集成MOS沟道超势垒整流器件完全克服了上述肖特基势垒整流器件的缺点，已被广泛应用于半导体整流器的制造中。

中国专利ZL01143693.X和ZL01800833.X分别公开了一种制造半导体整流器件的方法及所得器件和制造功率整流器装置改变操作参数的方法以及制得的装置，这两件专利给出了当今主流集成MOS超势垒整流器件的结构，即：其中的集成MOS单元采用了平面型结构。平面MOS结构存在寄生JFET电阻，阻止了整流器正向压降VF的进一步降低；且平面MOS结构的沟道区在器件的表面，浪费了晶圆表面的面积，不利于芯片集成度的提高。

中国专利CN201010135350.0公开了一种集成MOS超势垒整流器件的结构及其制造方法，该整流器件中的集成MOS单元采用了沟槽结构(具体结构参见其说明书附图3)，该沟槽结构整流器虽然克服了中国专利ZL01143693.X和ZL01800833.X的平面MOS结构的一些缺点，但其制造的工艺过于复杂，光照次数也由原来的四次(保护环光照、有源区光照、沟槽光照、金属层光照各一次)变成了至少五次(保护环光照、有源区光照、沟槽光照、深孔光照、金属层光照各一次)，众所周知，随着半导体整流器件技术的日益成熟，市场竞争日趋激烈，如何在保证器件性能的前提下降低制造成本已经成为半导体技术人员普遍关注的问题，在半导体制程中，光照的次数决定了制造成本，降低成本的关键在于如何在保证器件性能的前提下尽量缩减光照的次数；由于中国专利CN201010135350.0所公开的整流器件在制造过程中，不但增加了光照次数，而且，还多出了注入、热扩散、深孔刻蚀等多步工艺，使得制造成本增加了约25-30％；此外，其P-和P+阱决定了器件的Ir和Vf特性，尤其是p+阱深度，如果P+阱深度超过沟槽深度，则沟槽并不能消除JEFT效应，P+阱之间仍然存在JEFT效应，如果P+深度浅于沟槽深度，则P+与沟槽之间存在JEFT效应，只有当P+深度与沟槽深度相当时，JEFT效应才会一定程度上有所降低，这就造成了工艺窗口和设计窗口小且效果不明显，较难大量生产等问题。

发明内容

本发明所要解决的技术问题是：提供一种既不增加光照次数、又能克服寄生JEFT效应的斜沟槽超势垒整流器件。

为解决上述技术问题，本发明采用的技术方案为：一种斜沟槽超势垒整流器件，包括：半导体基板，半导体基板下部为第一导电类型衬底，半导体基板上部为第一导电类型的漂移区，所述第一导电类型衬底与第一导电类型漂移区相邻接，半导体基板的上表面为第一主面，半导体基板的下表面为第二主面；所述第一导电类型漂移区的掺杂浓度低于所述第一导电类型衬底区的掺杂浓度；所述的第一主面上设置有至少一个斜沟槽，斜沟槽延伸进入到第一导电类型漂移区，斜沟槽的表面覆盖有绝缘栅氧化层，在覆盖有绝缘栅氧化层的斜沟槽内填充有导电多晶硅，斜沟槽的周围以及两两相邻斜沟槽之间靠近第一主面处设置有第二导电类型注入区，所有的第二导电类型注入区连在一起，形成第二导电类型注入层，所述的斜沟槽上边缘与第一主面邻接处设置有第一导电类型注入区，第一导电类型注入区与第二导电类型注入层相邻接；在所述导电多晶硅和第一主面上淀积有第一金属层，第一金属层与导电多晶硅、第一导电类型注入区和第二导电类型注入层均欧姆接触；在第二主面上淀积有第二金属层，第二金属层与第一导电类型衬底欧姆接触。

上述的斜沟槽超势垒整流器件中，第一金属层、导电多晶硅与绝缘栅氧化层、第一导电类型注入区、第二导电类型注入区以及第一导电类型漂移区组成MOS管整流单元。