[发明专利]改善半导体器件电性参数的方法

说明书

技术领域

本发明涉及一种半导体器件制备工艺中提高器件性能的方法，尤其涉及一种改善半导体器件电性参数的方法。

背景技术

随着半导体技术的发展，半导体的性能和过去相比有了极大程度的提升，其中具有代表性的就属高性能半导体器件(Generic Plus Complementary Metal Oxide Semiconductor，简称：GP CMOS)。

由于GP CMOS器件具有运算速度快、反应速度快、耐压性能高和可靠性好等优点，正在越来越多地被人们所接受和使用，常被使用于图形处理芯片、显卡、电脑中央处理器、服务器中。

在GP CMOS器件的制备过程中需要引入应力记忆技术(Stress Memorization Technique，简称：SMT)来增强器件的性能，在该应力记忆技术中通常包括应力氮化硅的沉积、涂覆光阻、刻蚀应力氮化硅、峰值退火和去除剩余的应力氮化硅薄膜的步骤，其中，峰值退火工艺是为了将应力氮化硅中的应力存储于栅极中，以提高器件的性能，但是该峰值退火工艺同时还具有副作用，经过峰值退火工艺后的器件，其离子扩散程度较严重，进而造成电性参数不理想，尤其是当器件在一定的饱和电流(Idsat)下，其关态漏电流(Ioff)并不能达到或小于预定的目标值。

可见，根据现有工艺制备得到的GP CMOS器件的性能稳定性存在一定的不足，因此，针对现有的制备GP CMOS器件工艺中存在的器件性能稳定性难以满足的问题进行改进是业界努力争取的方向。

中国专利(授权公告号：CN101958322B)公开了一种高性能CMOS器件，包括：体Si衬底，所述体Si衬底包括NMOS区，所述NMOS器件结构包括形成于所述体Si衬底之上的第一栅堆叠结构，形成于所述第一栅堆叠结构量测的第一源漏极，覆盖所述第一栅堆叠和所述第一源漏极的具有张应力的氮化物覆盖层。PMOS器件结构包括形成于衬底凹槽中的第一应变SiGe层，形成于第一应变SiGe层之上的Si帽层，形成于Si帽层之上的第二栅堆叠结构，和形成于第二栅堆叠结构量测的第二源漏极。该专利虽然公开了一种高性能CMOS器件，但是并未涉及对该高性能CMOS器件的制备工艺，即没有公开解决解决上述的高性能器件关态漏电流的改进方法。

中国专利(授权公告号：CN101064286B)公开了一种制造半导体结构的方法。该方法包括在NFET区域和PFET区域中的衬底上形成应力引起层并且在NFET区域和PFET区域中的应力引起层上形成顶层。该顶层在NFET区域和PFET区域中的厚度不同。在PFET区域和NFET区域的侧面中蚀刻沟槽。蚀刻后，应力引起层的弹性边弛豫在沟道区域中产生拉伸应力。薄顶层在NFET区域中导致更高的拉伸应力，并且厚顶层在PFET区域中导致很小的拉伸应力。该专利中虽然涉及了高新能器件的制造方法，但是同样未给出关于高性能器件中关态漏电流参数的改善方法。

发明内容

鉴于上述问题，本发明提供一种改善半导体器件电性参数的方法。

本发明解决技术问题所采用的技术方案为：

一种改善半导体器件电性参数的方法，应用于采用应力记忆技术的半导体器件制备工艺中，其中，所述方法包括：

提供一表面设置有栅极结构的衬底，且该衬底中临近所述栅极结构的两侧设置有漏区和源区；

制备缓冲层覆盖所述栅极结构的表面和所述衬底暴露的表面；

制备应力层覆盖所述缓冲层的表面；

对所述应力层进行刻蚀，以部分保留覆盖于所述栅极结构表面的应力层；

采用峰值退火工艺对所述衬底和栅极进行热处理；

采用激光退火工艺对所述衬底和栅极进行热处理，以阻止所述源区和漏区中的离子进一步扩散；

去除剩余的应力层。

所述的改善半导体器件电性参数的方法，其中，对所述应力层进行刻蚀具体包括：

涂覆光刻胶覆盖所述应力层的上表面；

采用一定义了应力记忆区域的掩膜板对所述光刻胶进行光刻工艺，形成光阻图案；

以所述光阻图案为掩膜对所述应力层进行刻蚀，且刻蚀停止于所述缓冲层中；

移除所述光阻图案。

所述的改善半导体器件电性参数的方法，其中，采用湿法刻蚀工艺移除所述光阻图案。

所述的改善半导体器件电性参数的方法，其中，所述激光退火工艺的温度控制在1200℃～1250℃，时间控制在200ms～600ms。

所述的改善半导体器件电性参数的方法，其中，所述缓冲层的材质为二氧化硅。