[发明专利]硅通孔互连结构及其制作方法

说明书

技术领域

本申请涉及半导体制造领域，具体而言，涉及一种硅通孔互连结构及其制作方法。

背景技术

半导体技术问世以来，各种电子元件的集成度不断提高，集成度的提高主要来自于最小特征尺寸的减小，使更多的元件集成到给定的区域。但是这种集成是二维的，光刻技术的显著改善在二维集成电路的制造上起到了重要的作用，但是二维集成电路存在密度极限问题。

为了进一步增加电路密度，三维垂直堆叠技术设法实现垂直堆叠多层IC元件以缩短平均线长度，节省空间。各芯片的边缘部分可根据需要引出多个引脚，并根据需要利用这些引脚，将需要互连的芯片通过金属线等连接，或者利用这些引脚，通过芯片与电路板相连。但是这种三维互连方式由于堆叠的芯片较多，而芯片之间的连接关系比较复杂，那么需要用到的金属线就会较多，最终导致产品的布线方式比较复杂、混乱，并导致电路板的体积增大。

为此，现有技术中提出了一种用于三维IC技术的硅通孔技术，与现有通孔用于连接同一硅片上的不同金属层不同，硅通孔可以通过在硅片与硅片之间垂直导通，从而实现不同硅片之间的互连。

申请号为2009101984581、2012101000048的中国专利申请中均公开了有穿透硅通孔的半导体衬底及其制作方法，其中的硅通孔与衬底之间依靠介电材料进行绝缘，造成半导体器件中存在较大的寄生电容，进而对器件的电路特性产生不利影响。申请号为2009101435283的中国专利申请公开了在硅通孔与衬底之间设置空气隙来进行绝缘，但是该工艺过程复杂，对材料的要求较为严格。公开号为20120013022的美国专利申请公开了一种具有空气隙的三维互连结构及其制作方法，该三维互连结构包括硅通孔和绝缘层，绝缘层包括位于环状结构中的空气隙和密封部，绝缘层实现了硅通孔与衬底的绝缘，相对于介电材料，具有空气隙的绝缘层的介电常数虽然有所降低，但是，绝缘层与硅通孔之间的导电材料仍然会产生较大的寄生电容。目前常规的减少寄生电容的方式是采用更低的介电常数的材料作为绝缘层的介电材料。

发明内容

本申请旨在提供一种硅通孔互连结构及其制作方法，以解决现有技术中硅通孔互连结构寄生电容较大的问题。

本申请提供了一种硅通孔互连结构的制作方法，包括制作硅通孔和制作绝缘层的步骤，上述制作绝缘层的步骤包括：在衬底上刻蚀形成环状沟槽，环状沟槽的深宽比为5:1～20:1；采用等离子体沉积法将介电材料填充到环状沟槽中，形成具有空气隙的密封部，空气隙的体积为环状沟槽的总体积的50%～90%，其中等离子体的溅射方向与环状沟槽上表面所在平面形成夹角α，且0°＜α＜20°或45°＜α＜90°。

本申请还提供了一种硅通孔互连结构，包括衬底；穿过衬底延伸的硅通孔；围绕硅通孔设置的环状沟槽；使硅通孔与衬底绝缘的密封部，密封部具有空气隙，空气隙的体积为环状沟槽的总体积的50%～90%。

本申请的制作方法通过控制环状沟槽的深宽比在5:1～20:1之间以及等离子体的溅射方向与衬底第一表面的法线之间的夹角α（0°＜α＜45°或70°＜α＜90°），增加了等离子体对环状沟槽内壁的溅射产率，进而减少了沉积在环状沟槽内部的介电材料的量，同时降低了等离子体对环状沟槽开口处的溅射产率，加快了开口处的密封部的形成速度，增大了空气隙的体积；由于空气的介电常数小于常规的TEOS等介电材料的介电常数，空气隙加上绝缘层形成的等效电容小于完全绝缘层的电容，改善了具有该空气隙的半导体器件的电路性能，使具有本申请的硅通孔互连结构能够更好地应用于低电容半导体器件。采用上述制作方法的得到的硅通孔互连结构中空气隙的体积为环状沟槽的总体积的50%～90%，使得硅通孔互连绝缘层电容减小了10%～60%。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了具有半导体前道工艺结构200的衬底100的剖面结构示意图；

图2示出了在图1所示衬底100的第一表面上依次沉积介质层104和刻蚀阻挡层105后的剖面结构示意图；

图3示出了在图2所示结构上刻蚀形成环状沟槽113后的剖面结构示意图；

图4示出了在图3所示结构上形成绝缘层103后的剖面结构示意图，其中环状沟槽113内具有空气隙123；

图5示出了在图4所示结构上刻蚀形成硅孔112后的剖面结构示意图；