[发明专利]集成高压器件的方法

说明书

技术领域

本发明涉及高压半导体器件及其制备过程，使工作电压较高的器件可以与工作电压较低的器件一起形成在公共衬底上，从而提供集成高压器件和低压器件的半导体器件及其制备方法，尤其是在半导体器件现有的工艺流程中增加高压器件的模块化工艺。

背景技术

比现有器件的额定电压更高的器件，通常需要集成在现有器件的芯片上，以满足新应用的需求。在许多情况下，要将电压较高的器件集成到现有的电压较低的器件中，需要彻底改变现有的电压较低的器件的成熟的制备工艺流程和/或制备条件，这会损害现有的低压器件的性能，器件模块也必须升级。为了避免新技术研发的冗长设计周期以及高成本，我们关注仅需对现有低压器件的工艺条件做细微更改的技术，从而对现有电压较低的器件性能产生最小的影响。

一般而言，在BCD（双极CMOS DMOS）或BiCMOS（双极CMOS）技术中，最高的工作电压受到PN结垂直结构的穿通击穿的局限。这种垂直结击穿是外延层厚度、掺杂浓度以及结深度的函数。图1A表示一种现有的垂直NPN晶体管（VNPN）（图中没有表示出N+发射极和P+基极传感器）器件300的示例，形成在由P衬底14构成的半导体芯片中。器件300是通过非外延工艺形成的，也就是说器件直接形成在P衬底14中，而不用在P衬底上方生长一个外延层。因此，轻掺杂的很深的N阱首先形成在P衬底的顶部，如图1A所示，在P衬底顶部，形成不同的器件结构，例如VNPN晶体管。轻掺杂的深N阱35形成在P衬底14的顶部，而器件300的详细结构并没有表示出来。多个N-阱22和P-阱26形成在深N阱35顶部，构成VNPN器件结构20。P阱48形成在P衬底的顶部，包围着很深的N型阱35，因此作为器件300的绝缘环，隔离半导体芯片的剩余区域，其他器件就形成在这些区域中。

图1B表示另一种现有的垂直NPN晶体管（VNPN）（图中没有表示出N+发射极和P+基极）器件301，形成在由P衬底14构成的半导体芯片中。器件301的结构除了器件301可选包含N掩埋层37之外，其他都与上述图1A中所示的器件300的结构类似，N掩埋层37形成在深N阱35底部、在P-阱26的下方附近。在这种情况下，N掩埋层37防止P-阱26和P衬底14之间发生增大器件301的最大工作电压的穿通。控制P-阱26的深度45，使器件301的性能达到最优。然而，P-阱26的底部在掩埋N层37的顶部附近，从而限制了垂直击穿电压，限制了器件301的工作电压。

器件300的制备过程从P衬底材料14开始，然后轻掺杂N型掺杂物，以便在P衬底14的顶部形成深N阱35。还可选择，通过在深N阱35底部，注入高能量、高密度的N-型掺杂物，制备器件301的N掩埋层37。然后，在深N阱35中，形成多个N-阱和P-阱，从衬底的顶面开始向下延伸，形成具有特定功能的双极晶体管或MOSFET。如果在同一个衬底上的单独区域中，集成工作电压较高的器件，需要彻底改变器件300的制备工艺流程和/条件。如果器件300的制备工艺和制备条件仍然不变的话，将会影响现有器件300的性能和绝缘性。

另一种方法是引入一个较轻掺杂层，降低掺杂浓度和浅P阱结。例如，Hideaki Tsuchiko在专利申请案US7019377中提出了一种含有高压肖特基势垒二极管和低压器件的集成电路。肖特基势垒二极管包括一个轻掺杂的浅p-阱，作为保护环，利用标准的、较重掺杂的较深的p-阱制备低压器件。通过包括轻掺杂的浅p-阱以及增加厚度的N-外延层等工艺，提高高压器件的穿通击穿电压，进而提高最大工作电压。每种方法都可以使击穿电压升高15V至30V。利用这两种方法制备的肖特基势垒二极管，可以使击穿电压升高30V至60V，而不会显著影响其他器件和结构的性能。

将这两种方法和器件布局相结合，可以在同一个芯片上集成高压和低压器件。然而，这些方法经常对现有的器件性能有轻微影响。这些器件需要对SPICE模块进行微调。因此，十分有必要研发一种新技术，仅需要在现有的低压工艺流程中插入几个步骤，而不会对低压器件的性能产生影响，就可以将高压器件集成到低压芯片中。

发明内容

本发明提出了一种在半导体衬底上，制备双极晶体管、MOSFET、二极管等多种有源器件的方法，使工作电压较高的有源器件可以和工作电压较低的有源器件一起形成在一个公共衬底上，并且引入制备工作电压较低的有源器件现有的成熟的工艺流程。