[发明专利]一种用于并行电路仿真的电路划分方法

说明书

技术领域

本发明涉及一种用于并行电路仿真的电路划分方法，属于超大规模集成电路(VLSI)设计自动化技术领域,特别是VLSI电路仿真技术。 

背景技术

在VLSI的电路设计阶段，需要对设计好的电路通过仿真系统进行实时模拟，从而进行功能验证和相应的优化设计。仿真计算过程是通过对代表电路功能的微分/代数方程组进行求解得到仿真结果。随着电路规模越来越大，仿真需要花费大量的时间。传统的仿真技术已不能满足工业要求，成为VLSI设计的一个瓶颈。因此，在并行环境中进行电路仿真，从而加速仿真速度，已形成一种发展趋势。 

有一类并行仿真系统是采用电路划分的方法将电路按照处理器的个数分成若干个子电路，然后将各子电路在从仿真器中用SPICE仿真。为了提高并行仿真效率，电路划分阶段的目标是各从仿真器中负载均衡和最小化通信量(以下称为port数)。其中，负载均衡是指各从仿真器计算的时间要大致相同，与晶体管数量和计算耗费相关。 

现有的电路划分方法主要适用于在VLSI版图设计阶段，典型的有：FM、MLPart、hMETIS-Kway。其中，hMETIS-Kway可直接进行k路划分，在VLSI自动化设计领域得到了广泛的应用。传统的 划分方法以最小割为目标，以松弛的平衡条件为约束。虽然最小割与最小化port数有直接的关系，但是两者还是存在差异。另外，并行电路仿真对负载平衡有着更高的要求，而采用传统的电路划分方法，可能会出现各处理器负载出现较大的差异，影响并行仿真效率。因此，亟待出现一种适用于并行电路仿真系统中的电路划分方法。 

发明内容

有鉴于此，本发明的目的在于设计一种适用于并行仿真系统的电路划分方法，可以获取更好的负载平衡和port数。 

本发明的技术方案：本发明的一种用于并行电路仿真的电路划分方法，先把电路表示为超图。然后把整个划分过程分为两个阶段：第一阶段以最小割为目标，用递归的多级二路划分方法得到初始k路划分；第二阶段用一种迭代改进方法不断改进port数，并对顶点的移动方向进行控制，从而改善负载平衡。具体如下： 

(1)把电路表示为超图H={V,E}； 

(2)H′₀=H； 

(3)用重边粗化方法对H′₀进行粗化构造一系列超图H′₁，H′₂，…，H′_m； 

(4)用FM+CLIP方法以最小割为目标得到H′_m的划分P_m; 

(5)对P_m进行映射，并用FM方法优化，得到一系列划分P_m-1，P_m-2，…，P₀; 

(6)根据P₀构造H′₀的子图H′₀₁和H′₀₂； 

(7)分别令H′₀=H′₀₁和H′₀=H′₀₂，重复(3)-(6)过程直到划分数为k； 

(8)初始化所有的顶点未锁定； 

(9)根据port数∑_e∈Cλ_e，计算所有边界顶点集PV中顶点移动的增益； 

式中C为割边集，用λ_e表示超边e被分割数，即λ_e=|{i∈{1,2,…k}|e∩V_i≠φ}|； 

(10)根据顶点移动的优先顺序，选择一个可移动的顶点v∈PV; 

(11)更新其所有未被锁定的邻接点u∈PV的增益； 

(12)重复(10)-(11)，直到无可移动的顶点或者连续出现非正增益的移动次数达到一定次数； 

(13)从该轮顶点移动序列中找到port数最小的位置，得到新的划分； 

(14)重复(8)-(13)直到port数没有改进； 

其中步骤(1)-(7)属于第一阶段，步骤(8)-(14)属于第二阶段；