[发明专利]半导体结构及其形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的不断发展，半导体器件的特征尺寸不断减小，而芯片的集成度越来越高。然而，目前的二维封装结构已难以满足日益增长的芯片集成度需求，因此三维封装技术成为跨越芯片集成瓶颈的关键技术。

基于硅通孔（Through Silicon Via，TSV）的三维堆叠技术是现有的三维封装技术中的一种，所述基于硅通孔的三维堆叠技术是提高芯片集成度的主要方法之一。

所述基于硅通孔的三维堆叠技术具有以下三个优点：（1）高密度集成；（2）大幅地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片（SOC）技术中的信号延迟等问题；（3）利用硅通孔技术，可以把具有不同功能的芯片（如射频、内存、逻辑、MEMS等）集成在一起来实现封装芯片的多功能。图1至图3是现有技术形成硅通孔结构的过程的剖面结构示意图。

请参考图1，提供半导体衬底100，所述半导体衬底100的第一表面101具有器件层102。图1以硅衬底为例，在其他实例中，所述半导体衬底100还能够为锗衬底、绝缘体上硅衬底或III-V族化合物衬底。

请参考图2，在所述器件层102和半导体衬底100内采用刻蚀工艺形成通孔；在所述通孔内填充满导电材料，形成导电插塞103。

请参考图3，图3相对于图2翻转180°，平坦化所述半导体衬底100的第二表面104，直到暴露出导电插塞103为止，所述第二表面104与所述第一表面101相对。

平坦化后，所述导电插塞103贯穿所述半导体衬底100。如图3所示，由于所述平坦化工艺对于导电插塞103和半导体衬底100具有抛光选择性，在所述平坦化工艺之后，所述导电插塞103的表面突出于半导体衬底100的第二表面104；在其他实施例中，所述导电插塞103的表面也能够与半导体衬底100的第二表面104齐平。

之后，将形成有半导体器件的若干半导体衬底堆叠设置，并通过所述导电插塞使位于若干半导体衬底表面的半导体器件电学连接，使芯片集成。

然而，以现有技术形成硅通孔结构时，容易造成衬底碎裂，或造成芯片或器件性能下降，甚至失效。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，避免形成硅通孔结构时造成衬底碎裂，或防止芯片、器件性能下降。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底具有插塞区；在所述衬底内形成开口，所述开口包围所述衬底的插塞区；采用保型工艺在所述开口的侧壁表面形成第一介质层，所述第一介质层表面的形貌与开口侧壁表面的形貌一致；在形成第一介质层之后，在所述开口顶部形成第二介质层，所述第二介质层将所述开口密闭，并在开口内形成空隙；在形成第二介质层之后，在衬底的插塞区内形成导电插塞，所述导电插塞与第一介质层接触。

可选的，所述第一介质层的材料为氧化硅或氮化硅，厚度为100埃～5000埃。

可选的，当所述第一介质层的材料为氧化硅时，所述保型工艺为低压化学气相沉积工艺、化学氧化工艺、ISSG工艺或原子层沉积工艺。

可选的，当所述第一介质层的材料为氮化硅时，所述保型工艺为低压化学气相沉积工艺或原子层沉积工艺。

可选的，所述第一介质层还形成于开口底部和衬底表面。

可选的，所述第二介质层的材料为氧化硅，形成工艺为等离子体增强化学气相沉积工艺。

可选的，所述第二介质层还形成于衬底表面。

可选的，所述导电插塞的形成工艺为：在第二介质层表面形成图形化层，所述图形化层至少暴露出插塞区的对应位置；以所述图形化层为掩膜，刻蚀所述第二介质层，直至暴露出衬底表面为止；以第二介质层为掩膜，刻蚀所述衬底的插塞区并形成通孔，所述通孔的侧壁暴露出第一介质层；在所述通孔内填充满导电材料，形成导电插塞。

可选的，所述形成通孔的刻蚀工艺为湿法刻蚀工艺，刻蚀液包括TMAH或KOH。

可选的，所述形成通孔的刻蚀工艺为干法刻蚀工艺，刻蚀气体包括SF₆。

可选的，所述空隙的深宽比为100:1～5:1。

可选的，所述导电插塞的底部低于开口底部或与开口底部齐平，所述导电插塞的材料为铜、铝、钨、氮化钛、钽、氮化钽、钛中的一种或多种。