[发明专利]片上网络资源节点存储器的内建自测试结构和自测试方法

说明书

技术领域

本发明涉及片上网络(Network-on-chip，NoC)测试技术领域，具体涉及片上网络资源节点存储器的内建自测试结构和自测试方法。

背景技术

随着半导体工艺的进步和SoC(System-on-chip，SoC)技术的不断完善，SoC技术已成为本世纪集成电路的主要设计技术。但是，其在设计方法、体系结构方面已经暴露出局限性，尤其当SoC中所包含的IP核数目增至成千上万的时候，现有的以总线结构为通信基础的SoC技术面临着在性能、功耗、延时和可靠性等方面的巨大挑战。出现的问题具体表现为以下三个方面：

1.总线结构的地址空间有限从而导致其扩展性差的问题。

2.总线结构采用分时通讯从而导致通信效率较低，总线上多个用户同时共享总线资源，在某一时刻在一条总线上进行通信的用户数量不能超过一对。

3.总线结构由于采用全局同步的通信机制导致的功耗和面积的问题。

为了解决以上的问题，NoC的概念在世纪初由瑞典皇家科学院提出。其核心思想是借鉴并移植计算机网络中的概念和方法，用于多个子系统(现有规模的SoC或者IP)的集成。NoC采用分组交换技术替代传统的总线通信方式，实现了计算与通信的分离，每一个资源节点都工作在自己的时钟域，而不同的资源节点之间则通过OCN(Open Computer Network)进行异步通讯，从而解决了庞大的时钟树所带来的功耗、面积以及片上通信的瓶颈问题，并解决了时钟同步问题。

NoC使用网络替代总线有如下特点：

1.具有良好的地址空间可扩展性，理论上可以集成的资源节点的数目不受限制；

2.提供良好的并行通讯能力，从而提高数据吞吐率及整体性能；

3.使用全局异步局部同步机制(Globally Asynchronous Locally Synchronous，GALS)，每一个资源节点都工作在自己的时钟域，而不同的资源节点之间则通过OCN进行异步通讯，很好的解决了总线结构单一时钟同步的问题，从而彻底解决了庞大的时钟树所带来的功耗和面积问题。

自集成电路诞生之日起，设计方法、制造方法和测试方法始终是集成电路发展不可分割的3个组成部分。但在集成电路发展的早期，人们更多的注意力集中在设计和制造领域，而且早期的集成电路逻辑设计与工艺技术相对简单，因此测试方法学的研究曾一度处于一个不被重视的地位。随着NoC体系结构和设计方法的提出，基于NoC的微系统芯片测试技术的研究正受到越来越多的重视，由于存储器IP核在NoC系统中的大量使用，如何对NoC系统中存储器进行高速有效的测试也成为了当下的一个热点的问题。

传统的测试技术由于检测过程复杂、耗时、费用高、故障检测率低，已不能满足日益复杂的集成电路所需。

内建自测试（英文为Built-in Self Test，其缩写BIST）技术克服了上述缺点，它作为新型可测性设计方法能有效解决传统技术以及边界扫描技术无法解决的问题。由于BIST不是在外部测试设备中存储测试矢量，而是将测试激励电路和响应分析电路加在被测电路中，利用被测电路的一部分完成电路本身的测试功能。BIST具有测试生成过程短、测试过程复杂程度低和故障检测率高等优点，并且能节约测试成本，缩短测试时间，提高系统使用的可靠性。

目前已有大量总线结构芯片SoC存储器的内建自测试的设计出现，但尚未见对NoC系统中存储器采用内建自测试方法的报道。

发明内容

本发明所要解决的技术问题是提供一种片上网络系统存储器的内建自测试结构及自测试方法，其具有测试结构简单、故障覆盖率高、资源使用率低、低功耗和扩展性强的特点。

本发明设计的片上网络资源节点存储器的内建自测试结构，所述片上网络为基于FPGA的芯片，若干路由器由外部通道相互连接，构成的路由器网络，其结构为规则的2维网格拓扑结构，NoC中的路由器采用基于虚通道技术的虫洞数据交换机制，路由算法采用源路由算法，各路由器配有资源网络接口，资源网络接口为双向的数据流向接口，各资源网络接口经双向内部通道分别连接资源节点，资源节点为IP核，或片外的通用存储器SRAM等。其中一个路由器R2经资源网络接口连接的片外通用存储器SRAM为待测试的资源节点存储器。

资源节点存储器的内建自测试结构包括BIST控制器、BIST接口、测试图形生成器和测试响应分析器，BIST控制器建立于FPGA芯片，测试图形生成器和测试响应分析器。路由器R2的资源网络接口内嵌BIST接口，源路由器R1的资源网络节点内嵌测试图形生成器和测试响应分析器。