[发明专利]基于Perl的EDIF网表级电路的自动可测性设计系统及自动可测性设计方法

说明书

技术领域

本发明涉及一种EDIF网表级电路的自动可测性设计系统及自动可测性设计方法。

背景技术

在当今随着半导体技术的发展，集成电路芯片(IC)得到了广泛的应用，保障集成电路芯片的可靠性成为一个重要问题。对IC进行测试的方法成为解决IC可靠性的主要途径，但是具有复杂功能的IC的可测性低的问题严重制约了IC测试的有效性。而对IC进行可测性设计可以有效的改善电路的可控性和可观性，大大提高了芯片的可测性，使得IC测试可以有效的进行。

电路的可测性设计就是在不影响电路功能的前提下，对原电路的结构进行改造，使电路内部原来不具有可控性和客观性的节点获得这些性质，便于测试。常用的方法是对原电路中使用的触发器进行可测性改造，使其成为可测性触发器，然后将改造后的触发器连接成一条或几条触发器链，称为扫描链，将扫描链的输入端和输出端作为电路的测试端口，通过这些端口就可以控制并观测电路的内部节点。常用的可测性触发器是多路选择器结构的可测性触发器，即在原触发器的输入端加入一个多路选择器，这样就可以控制触发器的数据。

在目前的电路设计过程中，电路设计往往是由不同的部门或公司分别完成其中的一部分，同时在整个电路设计的过程中会涉及到多种EDA工具，这就涉及到数据交换的问题。而EDIF网表是不同公司和不同EDA工具之间交换数据的一种标准格式。EDIF是电子设计交换格式(Electronic Design Interchange Format)的英文缩写，它是一种不受版权限制的数据格式，它提出和规定了电路设有关的原理图、符号和物理布局、互连以及结构信息。使用EDIF网表语言描述的电路，可以作为标准的交换格式在各个电路的设计环节进行信息交换。

EDIF网表级电路是使用EDIF网表语言描述的电路，在电路的设计过程中，电路的功能设计和可测性设计往往是分开的，电路功能设计的人员传递给电路可测性设计人员的电路数据很多时候就是用EDIF网表描述的，这样的网表中主要描述电路中各个元件的使用信息及互相之间的连接信息。通过分析电路的EDIF网表就可以获得电路必要信息，以对电路进行可测性设计成为电路可测性设计的一种重要方式。

EDIF网表的存储格式是ASIC编码的文本格式，所以可以非常方便的使用Perl语言对其进行分析和处理。Perl语言是一种高级、通用、直泽式、动态的、功能强大的语言，其最重要的特性是内部集成的正则表达式的功能，以及巨大的第三方代码库CPAN。其中正则表达式的功能可以为我们非常好的处理文本，在这里可以用来非常方便高效的处理EDIF网表。

在触发器设计阶段，需要对电路中使用的触发器进行可测性修改，在实际的电路中触发器的使用数量是相当庞大的，所以有必要使用工具对电路中使用的触发器进行自动化的修改。这里我们可以使用Perl语言编写自动化修改的工具完成这个功能，代替费时费力的人工手动修改。

在扫描链设计阶段，需要对已经完成触发器修改的电路进行触发器的连接，将那些修改完的具有可测性的触发器连接成一条或数条链。由于测试的需要，扫描链的设计常常需要人工完成，并随时修改其连接方式。虽然EDIF网表非常通用，非常适合使用软件处理，但是由于EDIF网表并不是常用的直接设计语言，作为电路设计人员，阅读和修改时并不是很方便。但是在这个阶段，设计人员只需要知道需要进行连接的触发器的相关信息即可。所以在这里可以在保证电路功能不变的前提下，使用常用的电路设计语言对进行触发器修改后的EDIF网表电路进行包装，对外屏蔽内部信息并提供与EDIF相应的接口，以供触发器扫描链设计。

在电路设计领域，Verilog HDL(Verilog硬件描述语言)就是一种常用的设计语言，可以作为封装EDIF网表电路的设计语言，将其包装成Verilog的形式，对外提供符合Verilog语法的接口，以供可测性设计人员进一步便捷的设计。Verilog语言的存储格式也是文本格式的，也可以使用Perl语言方便的完成封装这项工作，同时可以辅助扫描链设计人员在Verilog环境中完成扫描链的设计工作。

发明内容

本发明是为了适应对EDIF网表级电路的自动可测性设计的需求，从而提出一种基于Perl的EDIF网表级电路的自动可测性设计系统及自动可测性设计方法。

基于Perl的EDIF网表级电路的自动可测性设计系统，它包括电路源码解析模块1、触发器修改模块2、扫描链设计模块3、可测性电路生成模块4、测试验证模块5；

电路源码解析模块1用于对数字逻辑电路的EDIF网表级描述的分析，获得电路中所有触发器使用的信息；