[发明专利]具有掩埋位线的半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请要求2012年8月28日提交的韩国专利申请No.10-2012-0094372的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体器件制造技术，更具体而言，涉及一种具有掩埋位线的半导体器件及其制造方法。

背景技术

大多数半导体器件包括晶体管。例如，DRAM所代表的半导体存储器件包括具有MOSFET的存储器单元。一般，在MOSFET中，由于在衬底的表面中形成源极区/漏极区，因此在源极区与漏极区之间形成平面沟道。这种一般的MOSFET由此被称为平面沟道晶体管。

随着不断地要求半导体存储器件的集成度和性能提高，制造MOSFET的技术面临物理极限。例如，随着存储器单元的尺寸缩小，MOSFET的尺寸也缩小，这导致MOSFET的沟道长度变短。如果MOSFET的沟道长度变短，则数据保持特性可能会恶化，由此存储器件的特性可能会降低。

考虑到这些问题，在本领域中提出了垂直沟道晶体管（VCT）。在垂直沟道晶体管中，在柱体的相应端部形成结区，并且结区中的任何一个与位线连接。位线被掩埋在限定于柱体之间的沟槽中，因此位线也被称为掩埋位线（buried bit line，BBL）。

每个都包括垂直沟道晶体管（VCT）和掩埋位线（BBL）的两个相邻的存储器单元与一个掩埋位线（BBL）相邻。因此，在两个相邻的存储器单元之间的空间（例如，沟槽）中形成掩埋位线（BBL），并且执行OSC（one-side-contact，一侧接触）工艺以将一个存储器单元与一个掩埋位线（BBL）连接。OSC工艺是用于使每个掩埋位线（BBL）与两个相邻的存储器单元中的任何一个相接触的工艺。因此，OSC工艺也被称作单侧接触（single-side-contact，SSC）工艺。通常，在采用平面沟道晶体管的存储器件中，为了将平面沟道晶体管与位线连接，需要具有高的深宽比的接触插塞工艺。相比之下，在采用垂直沟道晶体管和掩埋位线的情况下，由于垂直沟道晶体管和掩埋位线可以相互直接接触，因此不需要接触插塞工艺。因此，位线的寄生电容可以减小。

图1是说明根据现有技术的掩埋位线的截面图。

参见图1，在衬底11上形成由沟槽13分隔开的多个本体线14。通过利用掩模图案12对衬底11执行刻蚀工艺来形成本体线14。在本体线14的侧壁上和沟槽13的表面上形成钝化层15。经由OSC工艺在钝化层15中限定出开放部17。每个开放部17将每个本体线14的任何一个侧壁开放。掩埋位线16形成在沟槽13中。掩埋位线16经由开放部17与本体线14连接。每个掩埋位线16与两个相邻的本体线14中的任何一个连接。虽然附图中并未示出，但是每个本体线14的上部包括形成有垂直沟道晶体管的源极区/漏极区和沟道的柱体。

参见图1，为了将每个掩埋位线16与相邻的本体线14中的任何一个本体线的侧壁连接，采用OSC工艺。为了实现OSC工艺，已经提出了各种方法，诸如内衬层和倾斜离子注入工艺、OSC掩模工艺等等。

然而，这些方法由于工艺上的困难而不能形成一致且可再现的OSC结构。此外，由于高集成进一步继续，相邻的掩埋位线16之间的距离变窄，并且相邻的掩埋位线16之间的寄生电容（C_B）增加。由于掩埋位线16与本体线14相接触，因此掩埋位线16之间的寄生电容（C_B）和本体线14与掩埋位线16之间的电容大体相同。由于相邻的掩埋位线16之间的距离变窄，寄生电容（C_B）显著地增加。如果掩埋位线之间的寄生电容（C_B）以此方式增加，则器件可能变得不能操作。

此外，在现有技术中，由于本体线14是在考虑了包括沟道区的柱体高度的情况下形成的，因此在用于形成本体线14的刻蚀工艺中需要高的深宽比刻蚀。因此，由于沟槽13被形成为具有足够的高度（参见附图标记H）以包括柱体高度，因此出现本体线14可能会倾斜的问题。

发明内容

本发明的各个示例性实施例针对一种可以减小相邻的掩埋位线之间的寄生电容的半导体器件及其制造方法。

此外，各个实施例针对一种可以防止本体线因为高的深宽比刻蚀工艺而倾斜的半导体器件及其制造方法。

在本发明的一个实施例中，一种半导体器件可以包括：本体线，所述本体线形成为与衬底大体垂直，并且具有凹陷侧壁；掩埋位线，所述掩埋位线掩埋在凹陷侧壁中；以及阻挡层，所述阻挡层插入在每个掩埋位线与相应的每个本体线之间。