[发明专利]适于高性能视频编码标准HEVC的变换编码器

权利要求书

1.一种适于高性能视频编码标准HEVC的变换编码器，包括：一维DCT模块（1）、转置缓冲模块（2）和顶层控制模块（3），该一维DCT模块（1）的数据输出端与转置缓冲模块（2）的数据输入端相连，数据输入端与转置缓冲模块（2）的数据输出端相连；该顶层控制模块（3）分别与一维DCT模块（1）的复位端、使能端以及转置缓冲模块（2）的复位端、使能端相连，其特征在于：

所述一维DCT模块（1），包括：

32点蝶形运算单元（10），用于完成对输入的待变换系数两两相加和两两相减的操作，并将相加操作得到的16个数据输入给16点蝶形运算单元（11），将相减操作得到的16个数据输入给32点奇系数处理单元（12）；

16点蝶形运算单元（11），用于完成对32点蝶形运算单元（10）输入的16个数据两两相加和两两相减的操作，并将相加得到的8个数据输入给8点蝶形运算单元（13），将相减得到的8个数据输入给16点奇系数处理单元（14）；

32点奇系数处理单元（12），用于求出由32点蝶形运算单元（10）输入的16个数据与这16个数据自身左移后系数的和，并按16组不同的移位次数将求和结果分别进行移位、相加、相减，求得16个变换数据，并输入给转置缓冲模块（2）；

8点蝶形运算单元（13），用于完成对16点蝶形运算单元（11）输入的8个数据两两相加和两两相减的操作，并将相加得到的4个数据输入给4点蝶形运算单元（15），将相减得到的4个数据输入给8点奇系数处理单元（16）；

16点奇系数处理单元（14），用于求出由16点蝶形运算单元（11）输入的8个数据与这8个数据自身左移后系数的和，并按8组不同的移位次数将求和结果分别进行移位、相加、相减，求得8个变换数据，并输入给转置缓冲模块（2）；

4点蝶形运算单元（15），用于完成对8点蝶形运算单元（13）输入的4个数据两两相加和两两相减，并将相加得到的2个数据输入给4点偶系数处理单元（17），将相减得到的2个数据输入给4点奇系数处理单元（18）；

8点奇系数处理单元（16），用于求出由8点蝶形运算单元（13）输入的4个数据与这4个数据自身左移后系数的和，并按4组不同的移位次数将求和结果分别进行移位、相加、相减，求得4个变换数据并输入给转置缓冲模块（2）；

4点偶系数处理单元（17），用于完成对4点蝶形运算单元（15）输入的2个数据进行延迟，并移位相加、相减的操作，求得2个变换数据并输入给转置缓冲模块（2）；

4点奇系数处理单元（18），用于求出由4点蝶形运算单元（15）输入的2个数据与这2个数据自身左移后系数的和，并按2组不同的移位次数将求和结果分别进行移位、相加、相减，求得2个变换数据并输入给转置缓冲模块（2）；

复位使能控制单元（19），与顶层控制模块（3）相连，用于接收顶层控制模块（3）输出的复位和使能信号，并根据复位和使能信号控制一维DCT模块（1）中的各个单元的复位和使能。

2.根据权利要求1所述的变换编码器，其特征在于：32点蝶形运算单元（10），由16个加法器和16个减法器构成，16个加法器对输入数据进行首尾两两求和，并将求得的16个相加结果E₀～E₁₅输入给16点蝶形运算单元（11）；16个减法器对输入系数进行首尾两两求差，并将求得的16个相减结果O₀～O₁₅输入给32点奇系数处理单元（12）。

3.根据权利要求1所述的变换编码器，其特征在于：16点蝶形运算单元（11），由8个加法器和8个减法器构成，8个加法器对由32点蝶形运算单元（10）输入的数据E₀～E₁₅进行首尾两两求和，并将求得的8个相加结果EE₀～EE₇输入给8点蝶形运算单元（13），8个减法器对数据E₀～E₁₅进行首尾两两求差，并将求得的8个相减结果EO₀～EO₇输入给16点奇系数处理单元（14）。