[发明专利]一种栅氧化层的制备方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种栅氧化层的制备方法。

背景技术

超大规模集成电路（VLSI）和特大规模集成电路（ULSI）的快速发展，对器件加工技术提出更多的特殊要求。其中，MOS器件特征尺寸进入纳米时代对栅氧化层的要求就是一个明显的挑战。栅氧化层的制备工艺是半导体制造工艺中的关键技术，直接影响和决定了器件的电学特性和可靠性。

MOSFET器件的关键性能指标是驱动电流，驱动电流的大小取决于栅极电容。栅极电容与栅极表面积成正比，与栅介质厚度成反比。因此，通过增加栅极表面积和降低栅介质厚度均可提高栅极电容，而降低栅介质SiO₂的厚度就变成推进MOSFET器件性能提高的首要手段。

但是，当半导体技术进入45纳米时代以来,传统单纯降低SiO₂厚度的方法遇到了前所未有的挑战。因为这时候栅介质SiO₂的厚度已经很薄(<20埃),栅极漏电流中的隧道穿透机制已经起到主导作用。随着SiO₂厚度的进一步降低,栅极漏电流也会以指数形式增长。栅介质厚度每降低2埃,栅极漏电流就会增加10倍。另一方面，栅极、SiO₂栅介质和硅衬底之间存在杂质的浓度梯度，随着栅介质厚度的不断降低，栅极里掺入的硼等杂质会从栅极中扩散到硅衬底中或者固定在栅介质中，这会影响器件的阈值电压，从而影响器件的性能。诚然，增加栅介质厚度可以有效抑制栅极漏电流和栅极中杂质的扩散，但是晶体管驱动电流、翻转延迟时间等关键性能也会大打折扣。这种驱动电流和栅极漏电对栅介质厚度要求上的矛盾，对于传统的SiO₂栅介质而言是无法回避的。

C=e₀KA/t

其中，C=栅极电容；e₀=在空气中的电容率；K=材料的介电常数；A=栅极表面积；t=栅介质厚度。

从栅极电容的公式中我们可以看出，栅极电容不仅取决于栅极表面积和栅介质厚度，还取决于栅介质的介电常数，故减少栅介质厚度不是提高栅极电容的唯一方法。即使栅介质厚度保持不变，提高栅介质的介电系数K也可达到降低EOT及增加栅极电容的效果。因此，如何提高栅介质的介电系数K成为了当务之急。

在现阶段，提高栅介质的介电系数的方法大致有两大类：

一类是采用全新的高介电系数的材料作为栅介质，如氮氧化铪硅（HfSiON）等。但采用全新材料涉及到栅极材料的选择，晶格常数的匹配及曝光蚀刻等一系列工艺集成问题，技术开发周期相对较长，不能立即满足45纳米技术的迫切需求。同时全新材料在技术上与以前工艺有较大差异，技术更新的成本过高。

另一大类则仍保持SiO₂作为栅介质，通过SiO₂氧化膜里掺入氮使之成为致密的SiON来提高栅介质的介电系数。因为传统栅介质SiO₂的K值是3.9，而纯的Si₃N₄的K值可达到7，通过掺杂氮的计量可以实现对SiON栅介质介电系数剪裁的目的。氮原子的掺入还能有效的抑制硼等栅极掺杂原子在栅介质中的扩散。同时，该方法仍然采用SiO₂作为栅介质的主体，因此与前期技术有良好的连续性和兼容性。

目前业界通常有三种主要的方法实现SiO₂中的氮掺杂，以形成SiON。

第一种方法是在SiO₂的生长过程中通入NO等含氮气体,从而在生长过程中直接掺入氮。但这种方法掺杂的氮均匀性很难控制，不能适应半导体生产的要求。

第二种方法是在SiO₂介质生长完成后，采用在NO/N₂O等含氮气体环境中进一步退火的办法掺杂氮。这种方法掺入的氮原子容易聚积在SiO₂和沟道的界面处，从而对沟道中载流子的迁移速度产生负面影响。

第三种方法是在SiO₂生长结束后，通过等离子体实现氮掺杂。该方法掺入的氮原子浓度高，深度上主要分布在栅介质的上表面而远离SiO₂/沟道界面，是目前半导体业界广泛接受的提高栅介质介电系数的方法。