[发明专利]应用于电源快下电的电压检测电路

说明书

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种应用于电源快下电的电压检测电路（VD）。

背景技术

如图1所示，是现有电压检测电路的结构示意图；现有电压检测电路包括：分压电路，电压保护电路，比较器CMP1。

所述分压电路用于对外部电压源vext进行分压并输出分压电压，所述分压电路由电阻101和102串联而成，分压电压由电阻101和102连接处的分压节点Vd_net输出。

所述电压保护电路包括NMOS管Mn101和晶体管串接结构。

NMOS管Mn101的工作电压范围大于外部电压源vext的变化范围，NMOS管Mn101的栅极连接内部电压源vpwr；NMOS管Mn101的漏极连接分压节点Vd_net100，NMOS管Mn101的源极连接比较器CMP1的第一输入端，NMOS管Mn101用于将分压电压传输到比较器CMP1的第一输入端Vd_net101，比较器CMP1的第二输入端连接基准电压Vref；比较器CMP1的工作电源为内部电压源vpwr，比较器CMP1用于对分压电压和基准电压Vref进行比较并输出电压检测信号Vd_out。

晶体管串接结构连接于NMOS管Mn101的源极和地之间；晶体管串接结构为由2个栅极和漏极短接的PMOS管Mp102和Mp103串联起来的结构。第二PMOS管Mp102和Mp103的阈值电压之和大于内部电压电源vpwr和NMOS管Mn101的阈值电压的差。

现有技术中，为了提高电压检测电路的响应速度，可以通过提高比较器的响应速度来实现，但由于电路通常会有功耗的要求，电阻R101、R102会很大，这样在外部电压源vext快速下电时，如几十纳秒下电，下电后的低电平维持时间也为纳秒级，分压节点Vd_net则来不及快速响应，从而使电压检测电路不能响应电源电压快速下电，所以现有电压检测电路在电源快下电中无法应用。

发明内容

本发明所要解决的技术问题是提供一种应用于电源快下电的电压检测电路，能对纳秒级的电源快速下电做出快速检测并做出响应。

为解决上述技术问题，本发明应用于电源快下电的电压检测电路包括：分压电路，电压保护电路，比较器。

所述分压电路用于对外部电压源进行分压并输出分压电压，所述分压电路包括第一电阻、第二电阻、第一电容和第二电容，所述第一电阻和所述第二电阻串联在所述外部电压源和地之间，所述第一电阻和所述第二电阻的连接节点为分压节点并输出所述分压电压，所述第一电容的两端和所述第一电阻的两端相连实现所述第一电容和所述第一电阻的并联，所述第二电容的两端和所述第二电阻的两端相连实现所述第二电容和所述第二电阻的并联；所述第一电容和所述第二电容的阻抗比值等于所述第一电阻和所述第二电阻的阻抗比值。

所述电压保护电路包括第一NMOS管和晶体管串接结构。

所述第一NMOS管的工作电压范围大于所述外部电压源的变化范围，所述第一NMOS管的栅极连接内部电压源；所述第一NMOS管的漏极连接所述分压节点，所述第一NMOS管的源极连接所述比较器的第一输入端，所述第一NMOS管用于将所述分压电压传输到所述比较器的第一输入端，所述比较器的第二输入端连接基准电压；所述比较器的工作电源为所述内部电压源，所述比较器用于对所述分压电压和所述基准电压进行比较并输出电压检测信号。

所述晶体管串接结构连接于所述第一NMOS管的源极和地之间；所述晶体管串接结构为由多个栅极和漏极短接的第二PMOS管串联起来的结构、且所述第二PMOS管的个数满足各所述第二PMOS管的阈值电压之和大于所述内部电压电源和所述第一NMOS管的阈值电压的差；或者，所述晶体管串接结构为由多个栅极和漏极短接的第三NMOS管串联起来的结构、且所述第三NMOS管的个数满足各所述第三NMOS管的阈值电压之和大于所述内部电压电源和所述第一NMOS管的阈值电压的差。

进一步的改进是，所述晶体管串接结构为由2个第二PMOS管串联起来。

进一步的改进是，所述外部电压源的快下电时间为几十纳秒量级，下电后的低电平维持时间为几百纳秒量级。

本发明具有如下有益效果：