[发明专利]一种流水线化的组合式伪随机数发生器

说明书

技术领域

本发明属于伪随机数序列高速生成领域，具体涉及一种流水线化的组合式伪随机数发生器。

背景技术

在信息安全、加密芯片、数字电路自动测试生成和计算机仿真等应用中，都需要快速产生高质量的随机数序列。真随机数发生器易受外部电磁场影响，而且普遍存在着造价昂贵、实现复杂、产生随机数速率低等问题，只在信息安全领域中某些对数据随机性要求非常严格的特定方向有一定应用。伪随机数发生器不需要外部特殊硬件、实现简单、产生随机数的速度快等优点，克服了真随机数的弊端，在集成电路自动测试生成（ATPG，Automatic Test Pattern Generation）、计算机仿真等对随机性要求不那么严格的应用领域中得到广泛应用。而且，通过对初始种子的优选并在随机数的产生过程引入一些不确定因素，可以增强伪随机数发生器的不可预测性，可以产生能够满足一定安全需求的具有良好的统计特性的随机数序。

伪随机数发生器一般使用给定的初始种子通过确定的算法计算出伪随机数序列。其随机性的好坏直接影响测试过程收敛速度或计算机仿真结果的优劣，即随机数发生器产生的随机序列的质量是至关重要的。伪随机数发生器生成的随机序列的质量可以通过国际的检验标准进行检验。例如FIPS140-2（Federal Information Processing Standards140-2)标准，它是美国商务部国家标准技术协会于2001年5月公布的随机序列测试标准，它具有较强的实用性，是应用比较广泛的随机性检测方法之一，提供了针对随机数序列随机性的检验方法。

当前有很多产生伪随机数发生器的方法，如线性同余法、反馈移位寄存器法、斐波那契法、BBS法、超素数法等伪随机数生成方法，其中基于线性同余法和反馈移位寄存器法的伪随机数发生器有较明显的不足，如高维度的不均匀性，占用的芯片面积较大，随机序列的生成速率随着反馈函数的复杂也会变得越来越慢。东芝公司研制的随机数发生器主要是利用放大器放大噪声信号与参考信号之间的差值来进行采样，之后将采样信号经过若干个二元模数转化电路转化为0、1的二元信号，最后经或门逻辑电路生成随机比特序列，这种方法易受外部磁场的影响，对产生随机数的环境要求过于苛刻。Alex Soohoo等人于互联网公司DT提出的基于振荡器采样法的随机数发生器设计，虽然能够产生具有较好统计特性的伪随机序列，但是设计与制作的成本太高，高昂的成本限制了振荡器采样法随机数发生器的应用范围。

现有技术存在的缺点是，还没有一个能够稳定输出具有较好统计特性和较高安全性的随机序列的伪随机数发生器，例如在申请号为201220194942.4，名称为一种带扰动的混沌双螺旋随机数发生器的专利申请中，易受外部磁场的影响，成本开销过大，很难被广泛的使用。

发明内容：

本发明的目的是提供一种提高执行效率的流水线化的组合式伪随机数发生器。

本发明的目的是这样实现的：

流水线化的组合式伪随机数发生器，包括随机数据源模块，“0”、“1”序列生成模块，扰乱排序模块，SHA_1发散模块和伪随机序列存储器模块。

随机数据源模块包括：时间设置输入端、计数复位输入端、系统时钟输入端；7个输出端，其中0至6输出端与“0”、“1”序列生成模块的生成随机种子模块的输入端相连接，0至6输出端还与扰乱排序模块的生成增量模块的数据输入端相连接，5至6输出端还与“0”、“1”序列生成模块的选择乘子模块的输入端相连接，输入端传递给随机数据源模块接收到输入端传递的时间设置信号、计数复位信号和系统时钟信号，由随机数据源模块中的计数器通过输出端输出计数值，计数器的秒位最高计数为1，用1个二进制数表示，其它6位要分别表示十进制的0到9，各用4位二进制数表示；系统时钟通过随机数据源模块中的分频系统进行分频，生成频率为10⁶Hz的微秒时钟进行时钟计数，时钟计数时判断输入的计数复位是否有效，如果有效则对计数器进行清零复位，判断输入的时间设置是否有效，如果有效则进行时间设置，若无任何外部输入信号有效时，计数器在微秒时钟的作用下进入工作状态，开始翻转计数，每过1微秒，则微秒位加1，到9进位，当加到999后自动清零，同时毫秒位加1，到9进位，当加到毫秒位达到999后自动清零，同时秒位加1，当从秒到微秒的计数值达到1999999后，所有计数位清零，开始重新计数；计数复位用于时钟计数器清零；