[发明专利]互连结构的形成方法

说明书

技术领域

本发明涉及半导体制作领域，特别涉及互连结构的形成方法。

背景技术

随着半导体技术的发展，超大规模集成电路芯片的集成度已经高达几亿乃至几十亿个器件的规模，两层以上的多层金属互连技术广泛使用。传统的金属互连是由铝金属制成的，但随着集成电路芯片中器件特征尺寸的不断减小，金属互连线中的电路密度不断增加，要求的响应时间不断减小，传统的铝互连线已经不能满足要求，铜互连技术逐渐取代铝互连技术。与铝相比，铜具有更低的电阻率及更高的抗电迁移特性，可以降低互连线的电阻电容（RC）延迟，改善电迁移，提高器件稳定性。

但是，铜互连技术也有其缺陷。金属铜具有高迁移率，铜在硅及其氧化物以及大部分介质中扩散非常快。且一旦铜扩散进入半导体衬底或介质层中，会影响器件的少数载流子寿命和结的漏电流，增大互连结构路的电迁移，引起电路失效，可靠性下降。与铝互连不同（铝互连由于铝原子沿晶粒边界的扩散而失效），铜互连电迁移失效模式沿着表面和界面的扩散控制。在铜互连层表面形成介质帽层，所述介质帽层的形成，一定程度上可以阻挡铜扩散。

由于互连结构中的金属铜与介质帽层间的附着力较差，仍会导致铜扩散至其周围的介质层中，造成铜互连电迁移效应增大，相邻的互连线之间的击穿电压降低，引发器件的可靠性问题。常用的解决方法是形成金属帽层来覆盖金属层，所述金属帽层位于金属层和介质帽层之间，以提高互连结构的金属层与介质帽层的粘附性，改善电迁移率，提高器件可靠性。

然而现有技术形成互连结构的工艺，对互连结构的介质层会造成一定程度的损伤，导致介质层的介电常数增大，从而造成互连结构的RC延迟变大，互连结构的可靠性降低。

发明内容

本发明解决的问题是采用一种优化的互连结构的形成方法，减少互连结构形成工艺对介质层造成的损伤，减小互连结构的RC延迟，提高互连结构的可靠性。

为解决上述问题，本发明提供一种互连结构的形成方法，包括：提供半导体基底，所述半导体基底表面形成有介质层；在所述介质层中形成开口，所述开口底部露出所述半导体基底表面；在所述开口内形成填充满开口的金属层，所述金属层表面与介质层顶部平齐；向所述金属层和介质层表面通入含甲基的锗烷气体，对金属层表面进行锗化处理，形成金属帽层；在所述金属帽层和所述介质层表面形成介质帽层。

可选的，所述含甲基的锗烷气体为二甲基锗烷、三甲基锗烷或四甲基锗烷。

可选的，所述锗化处理工艺参数为：向反应腔室内通入含甲基的锗烷气体的流量为500sccm至1500sccm，反应腔室压强为0.1毫托至100托，反应温度为150度至400度，处理时间为5秒至300秒。

可选的，所述锗化处理完成后，还包括步骤：向所述金属帽层表面通入NH₃进行氮化处理。

可选的，所述金属帽层的材料为CuGe或CuGeN中的一种或两种。

可选的，所述金属帽层的厚度为10埃至100埃。

可选的，在进行所述锗化处理前，还包括步骤：采用等离子体处理金属层表面。

可选的，形成所述等离子体的气体为NH₃或N₂中的一种或两种。

可选的，所述等离子体处理金属层表面的工艺参数为：反应腔室内压强1托至20托，处理功率为100瓦至1000瓦，NH₃或N₂流量为100sccm至1000sccm，处理时间为10秒至120秒。

可选的，所述介质帽层的材料为SiCN、SiN或SiC中的一种或几种。

可选的，所述介质层为单层结构或多层结构。

可选的，所述介质层为单层结构时，所述介质层包括位于半导体基底表面的电介质层；所述介质层为双层结构时，所述介质层包括：位于半导体基底表面的刻蚀停止层和位于刻蚀停止层表面的电介质层。

可选的，所述电介质层的材料为SiO₂或低k介质材料。

可选的，所述低k介质材料为SiCOH、FSG、BSG、PSG或BPSG中的一种或几种。

可选的，所述金属层为单层结构或多层结构。

可选的，所述金属层为单层结构时，所述金属层包括位于开口底部和侧壁的金属体层；所述金属层为多层结构时，所述金属层包括：位于开口底部和侧壁的阻挡层、位于阻挡层表面的籽晶层和位于籽晶层表面的金属体层。

可选的，所述阻挡层的材料为Ti、Ta、W、TiN、TaN、TiSiN、TaSiN、WN或WC中的一种或几种。