[发明专利]一种带隙基准电路

权利要求书

1.一种带隙基准电路，其特征在于，包括第一电流基准单元、第二电流基准单元、最大电流选择电路和基准电压输出单元，所述第一电流基准单元的输出端与所述最大电流选择电路第一输入端连接，所述第二电流基准单元的输出端与所述最大电流选择电路第二输入端连接，所述最大电流选择电路的输出端与基准电压输出单元连接，所述基准电压输出单元的输出端为带隙基准电路的输出端；

所述第一电流基准单元、第二电流基准单元用于分别产生一个独立的正温度系数的基准电流输出，且第一电路基准单元和第二电路基准单元的温度系数不同，第一电流基准单元产生的基准电流在低温时候具有较好的温度特性且电流值大于第二电流基准单元在低温时候产生的基准电流，第二电流基准单元产生的基准电流在高温时候具有较好的温度特性且电流值大于第一电流基准单元在高温时候产生的基准电流；

所述最大电流选择电路用于选择第一电流基准单元和第二电流基准单元产生的电流中大的一路电流输出到基准电压输出单元；

基准电压输出单元将最大电流选择电路输入的电流转换为基准电压输出。

2.根据权利要求1所述的一种带隙基准电路，其特征在于，所述第一电流基准单元包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第一三极管Q1、第二三极管Q2、第一电阻R1，

所述最大电流选择电路包括第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14、第十五NMOS管N15和第十六NMOS管N16，

所述第二电流基准单元包括第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十七PMOS管P17、第十八PMOS管P18、第十九PMOS管P19、第十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20、第二十一NMOS管N21、第二十二NMOS管N22、第二十三NMOS管N23、第二十四NMOS管N24、第三电阻R3、第四电阻R4、第五电阻R5、第三三极管Q3和第四三极管Q4，

所述基准电压输出单元包括第二十PMOS管P20、第二十一PMOS管P21、第二十二PMOS管P22、第二十三PMOS管P23、第二电阻R2和第五三极管Q5；其中，

第一PMOS管P1的栅极和漏极与第一NMOS管N1的漏极和第二NMOS管N2的栅极连接，第一NMOS管N1的栅极与第四PMOS管P4的漏极和栅极、第五PMOS管P5的栅极、第六PMOS管P6的源极和第八PMOS管P8的栅极连接，第二PMOS管P2的栅极和漏极与第二NMOS管N2的漏极和第三PMOS管P3的栅极连接，第三PMOS管P3漏极与第四NMOS管N4的源极、第五NMOS管N5的栅极、第六NMOS管N6的栅极和漏极连接，第四NMOS管N4的栅极和漏极与第三NMOS管N3的栅极和第七PMOS管P7的漏极连接，第三NMOS管N3的漏极与第六PMOS管P6的漏极和栅极、第七PMOS管P7的栅极和第九PMOS管P9的栅极连接，第五NMOS管N5的漏极和第三NMOS管N3的源极连接、源极与第一三极管Q1的集电极和基极连接，第一三极管Q1的发射极与第一电阻R1的一端连接，第六NMOS管N6的源极与第二三极管Q2的集电极和基极连接，第八PMOS管P8的漏极和第九PMOS管P9的源极连接；

第九PMOS管P9的漏极与第七NMOS管N7的漏极和栅极、第九NMOS管N9的栅极、第十三NMOS管N13的漏极连接，第七NMOS管N7的源极与第八NMOS管N8的栅极和漏极、第十NMOS管N10的栅极连接，第九NMOS管N9的源极和第十NMOS管N10的漏极连接，第十一NMOS管N11的栅极、第十三NMOS管N13的栅极、第十五NMOS管N15的栅极和漏极、第十一PMOS管P11的漏极、第十九PMOS管P19的漏极连接，第十一NMOS管N11的的源极和第十二NMOS管N12的漏极连接，第十二NMOS管N12的栅极、第十四NMOS管N14的栅极、第十六NMOS管N16的栅极和漏极、第十五NMOS管N15的源极连接；

第十PMOS管P10和漏极第十一PMOS管P11的源极连接，第十PMOS管P10的栅极与第十二PMOS管P12的栅极、第十三PMOS管P13的栅极和漏极、第十五PMOS管P15的源极、第二十二NMOS管N22的栅极连接，第十一PMOS管P11的栅极与第十四PMOS管P14的栅极、第十五PMOS管P15的栅极和漏极、第十八NMOS管N18的漏极连接，第十二PMOS管P12的漏极与第十四PMOS管P14的源极连接，第十四PMOS管P14的漏极与第十七NMOS管N17的漏极和栅极、第十八NMOS管N18的栅极连接，第十七NMOS管N17的源极与第十九NMOS管N19的漏极和栅极、第二十NMOS管N20的漏极、第十六PMOS管P16的漏极连接，第十八NMOS管N18的源极和第二十NMOS管N20的漏极连接，第十九NMOS管N19的源极和第三三极管Q3的集电极和基极连接，第二十NMOS管N20的源极和第四三极管Q4的集电极和基极连接，第四三极管Q4的发射极与第四电阻R4的一端连接，第十六PMOS管P16的栅极与第十七PMOS管P17的栅极和漏极、第二十一NMOS管N21的漏极连接，第二十一NMOS管N21的栅极与第十八PMOS管P18的栅极和漏极、第二十二NMOS管N22的漏极连接，第十九PMOS管P19的源极与第五电阻R5的一端连接、栅极与第四电阻R4的一端以及第二十三NMOS管N23、的漏极和栅极连接，第二十三NMOS管N23的源极与第二十四NMOS管N24的漏极和栅极连接；

第二十PMOS管P20的栅极和漏极与第二十一PMOS管P21的源极以及第二十二PMOS管P22的栅极连接，第二十一PMOS管P21的栅极和漏极与第二十三PMOS管P23的栅极、第九NMOS管N9的漏极和第十一NMOS管的漏极连接，第二十二PMOS管P22的漏极和第二十三PMOS管P23的源极连接，第二十三PMOS管P23的漏极和第二电阻R2的一端连接作为带隙基准电路的输出端，第二电阻R2的另一端与第五三极管Q5的集电极和基极连接，

第一NMOS管N1的源极、第二NMOS管N2的源极、第一电阻R1的另一端、第二电阻R2的另一端、第三电阻R3的另一端、第四电阻R4的另一端、第五电阻R5的另一端、第六电阻R6的另一端、第二三极管Q2的发射极、第三三极管Q3的发射极、第八NMOS管N8的源极、第十NMOS管N10的源极、第十二NMOS管N12的源极、第十四NMOS管N14的源极、第十六NMOS管N16的源极、第二十一NMOS管N21的源极、第二十二NMOS管N22的源极、第二十四NMOS管N24的源极和第五三极管Q5的发射极接地；

第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极、第五PMOS管P5的源极、第八PMOS管P8的源极、第十PMOS管P10的源极、第十二PMOS管P12的源极、第十三PMOS管P13的源极、第十六PMOS管P16的源极、第十七PMOS管P17的源极、第十八PMOS管P18的源极、第二十PMOS管P20的源极和第二十二PMOS管P22的源极连接电源。