[发明专利]半导体互连结构、包括其的半导体器件及它们的制备方法

说明书

技术领域

本申请涉及IC芯片集成电路技术领域，更具体地，涉及一种半导体互连结构、包括其的半导体器件及它们的制备方法。

背景技术

半导体互连结构是半导体器件所包含的一种常见结构。传统的半导体工艺主要采用铝作为半导体互连材料，在信号延时上已经受到限制。尤其是在90nm或以下的技术节点上，主要的信号延时来自半导体互连结构的部分。为了解决这一问题，研究人员提出将铜工艺融入半导体器件的制造工艺中，将铜材料制成与半导体器件内的金属互连的内金属板的方案。

如图1中半导体互连结构所示，现有的半导体互连结构中同时融合了铝材和铜材制作半导体互连结构，这种互连结构包括设置在半导体器件表面的内金属层（为铜材料）10′，包括位于内金属层10′上的刻蚀阻挡层11′，以及位于刻蚀阻挡层11′上的电介质层20′，电介质层20′和刻蚀阻挡层11′中具有使内金属层10′部分表面外露的通孔，铝导电部50′设置在通孔中。其中电介质层20′沿刻蚀阻挡层11′上表面向外的方向依次包括：氧化物层22′—SiN层21′—氧化物层22′的结构。

具有上述半导体互连结构的器件在与其他器件进行键合连接的过程中，由于铜材质较硬，外接的铜线与上述半导体互连结构中铝导电部50′焊接时，熔融铜液滴落在铝导电部50′上产生的冲击力会沿铝导电部50′向下作用在内金属层10′上。而过硬的内金属层10′在外加的冲击力下容易出现裂纹，影响半导体器件的电连接稳定性。

发明内容

为了解决现有技术中的不足，本申请提供了一种半导体互连结构、包括其的半导体器件及它们的制备方法，以克服键合连接过程中外施冲击力易对内金属层造成损害的不足。

在本申请的一个方面，提供了一种半导体互连结构，包括设置在半导体器件上的内金属层，设置在内金属层上的电介质层，电介质层具有使内金属层裸露的通孔，半导体互连结构进一步包括：缓冲部，设置在通孔中；导电部，填充在内置有缓冲部的通孔中。

进一步地，上述的半导体互连结构中缓冲部的高度低于电介质层的高度，导电部包括位于电介质层与缓冲部之间的第一导电部，以及覆盖缓冲部顶部与第一导电部一体成型的第二导电部。

进一步地，上述的半导体互连结构中电介质层和缓冲部均由多层氧化物层和多层含硅介质层交叉叠加而成。

进一步地，上述的半导体互连结构中缓冲部的最外层为含硅介质层，电介质层的最外层为氧化物层。

进一步地，上述的半导体互连结构中含硅介质层为SiN层。

进一步地，上述的半导体互连结构中缓冲部沿通孔的轴线设置。

在本申请的第二个方面，提供了一种半导体器件，其包括半导体互连结构，半导体互连结构为上述的半导体互连结构。

在本申请的第三个方面，提供了一种半导体互连结构的制备方法，包括如下步骤：提供表面具有内金属层的半导体器件；在内金属层上形成电介质材料层；刻蚀电介质材料层，形成具有使内金属层部分裸露的通孔；在通孔中形成缓冲部；在形成有缓冲部的通孔中填充导电材料形成导电部。

进一步地，形成通孔和缓冲部的步骤包括：在电介质材料层的表面上形成第一掩膜；刻蚀电介质材料层，形成具有通孔的电介质层和位于通孔中的缓冲部；去除第一掩膜。

进一步地，上述制备方法中去除第一掩膜后还包括：在电介质层上形成第二掩膜；刻蚀缓冲部，使缓冲部的高度低于电介质层的高度；去除第二掩膜。

进一步地，上述制备方法中形成电介质材料层的步骤包括：在内金属层上方交替设置氧化物层和含硅介质层。

进一步地，上述制备方法中交替设置氧化物层和含硅介质层包括设置2至7层氧化物层以及1至7层含硅介质层。

进一步地，上述制备方法中电介质层和缓冲部的最外层为氧化物层，在刻蚀缓冲部的步骤中，刻蚀去除位于缓冲部部外层的氧化物层，使位于氧化物层下方的含硅介质层裸露。

在本申请的第四个方面，提供了一种半导体器件的制备方法，包括在位于半导体器件上的内金属层的表面上制备半导体互连结构的步骤，制备半导体互连结构的步骤采用上述的制备方法。

本申请通过设置电介质层和缓冲部同时为材质较软的导电部提供支撑，以减缓键合连接过程中，外接铜材料对导电部的冲击力，进而降低该冲击力对内金属层的损害，避免内金属层出现裂纹，破损，提高该半导体互连结构的电连稳定性，提高采用这种半导体互连结构的半导体器件的使用寿命。

除了上面所描述的目的、特征和优点之外，本申请还有其它的目的、特征和优点。下面将参照图，对本申请作进一步详细的说明。