[发明专利]硅通孔测试结构及其测试方法和形成方法

说明书

技术领域

本发明涉及半导体领域，特别涉及一种硅通孔测试结构及其测试方法和形成方法。

背景技术

随着半导体技术不断发展，目前半导体器件的特征尺寸已经变得非常小，希望在二维的封装结构中增加半导体器件的数量变得越来越困难，因此三维封装成为一种能有效提高芯片集成度的方法。目前的三维封装包括基于引线键合的芯片堆叠(Die Stacking)、封装堆叠(Package Stacking)和基于硅通孔(Through Silicon Via，TSV)的三维堆叠。基于硅通孔的三维堆叠技术具有以下三个优点：(1)高密度集成；(2)大幅地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片(SOC)技术中的信号延迟等问题；(3)利用硅通孔技术，可以把具有不同功能的芯片（如射频、内存、逻辑、MEMS等）集成在一起来实现封装芯片的多功能。因此，所述利用硅通孔互连结构的三维堆叠技术日益成为一种较为流行的芯片封装技术。

形成硅通孔的过程通常包括在硅衬底中形成通孔；在所述通孔表面形成绝缘层；用导电材料填充满剩余的所述通孔以形成导电柱。通常需要对形成后的硅通孔进行晶片允收测试（Wafer Acceptance Test，WAT）。

现有WAT通常用于测试：硅通孔的深度是否合格，绝缘层是否厚薄均匀，导电柱的电阻大小是否满足要求，以及导电材料与硅衬底之间的是否存在漏电情况等。但是，现有WAT不对导电柱的表面情况进行测试。然而由于工艺问题和热胀冷缩等原因，导电柱会出现表面缺陷，而一旦所述导电柱存在表面缺陷，就可能导致导电柱与相应的导电结构接触不良，从而引起芯片可靠性问题。因此，如何对硅通孔中导电柱的表面情况进行测试是目前硅通孔测试中面临的问题之一。

发明内容

本发明解决的问题是提供一种硅通孔测试结构及其测试方法和形成方法，实现对导电柱的表面情况进行测试，以便能够在导电柱出现表面缺陷时，及时对工艺进行调整，避免导电柱表面缺陷的再次产生，从而避免所述导电柱与相应的导电结构接触不良，最终提高芯片可靠性。

为解决上述问题，本发明提供一种硅通孔测试结构，用于测试硅通孔中导电柱的表面情况，所述导电柱位于硅衬底中，所述硅衬底上表面具有第一介质层，所述第一介质层暴露所述导电柱上表面，所述硅通孔测试结构包括：

第一金属层，包括位于至少部分所述导电柱上表面的第一部分和位于部分所述第一介质层上表面的第二部分，所述第一部分上表面与对应位置的所述导电柱上表面形貌一致；

第二介质层，位于所述第一介质层和所述第一金属层上；

测试插塞位于第一部分上且贯穿所述第二介质层；

对比插塞位于第二部分上且贯穿所述第二介质层；

第二金属层，位于所述测试插塞上表面和部分所述第二介质层上表面；

第三金属层，位于所述对比插塞上表面和部分所述第二介质层上表面，且与所述第二金属层绝缘。

可选的，所述测试插塞位于所述第一部分的中心位置上，所述对比插塞的材料与所述测试插塞的材料相同，所述对比插塞的直径与所述测试插塞的直径相同。

可选的，所述测试插塞为多个，多个所述测试插塞均匀分布在所述第一部分周边上；所述对比插塞的个数与所述测试插塞的个数相同，并且多个所述对比插塞的分布形状与多个所述测试插塞的分布形状相同。

可选的，所述测试插塞的个数大于或者等于5。

可选的，所述测试插塞为多个，所述第一部分的个数和所述第二金属层的个数均等于所述测试插塞的个数，所述第一部分相互绝缘，所述第二金属层相互绝缘。

可选的，所述导电柱的直径范围为5μm～50μm；所述测试插塞的直径范围为0.15μm～2μm；所述对比插塞的直径范围为0.15μm～2μm。

可选的，所述第一金属层的材料包括铜、钨、银、金、钛、钽和铝中的一种或多种的任意组合；所述第二金属层的材料包括铜、钨、银、金、钛、钽和铝中的一种或多种的任意组合；所述第一介质层的材料包括二氧化硅；所述第二介质层的材料包括二氧化硅。

可选的，所述第一金属层的厚度范围为1000埃～5000埃；所述第二金属层的厚度范围为1000埃～5000埃；所述第一介质层的厚度范围为3000埃～50000埃；所述第二介质层的厚度范围为3000埃～50000埃。

为解决上述问题，本发明还提供了一种硅通孔测试结构的测试方法，所述硅通孔测试结构为如上所述的硅通孔测试结构，所述测试方法包括：