[发明专利]一种基于开发板的板间多播光互连网络架构方法

说明书

技术领域

本发明涉及一种光互连网络架构方法，具体地说是一种基于开发板的板间多播光互连网络架构方法。

背景技术

随着大规模集成电路的发展，传统的电互连方式逐渐显现出带宽低、时延高、能耗高、抗干扰性差等方面的缺点，即所谓“电子瓶颈”。而光互连由于其带宽高、低延时、低能耗、串扰小等特点，倍受未来通信系统的青睐。目前，国内外不少研究机构都开始关注光互连网络的架构，但是这些工作大多都停留在理论及仿真层面，网络架构物理实现的具体解决方案依然缺乏。首先是由于光无法缓存，所以在处理光信号时会比较困难；其次，多芯片互连后的芯片间协同工作需要进行实时通信，大量数据的发送接收给通信带来极大的挑战；最后由于大规模的ASIC验证所需的费用极高。

采用集成光学收发模块（SFP模块）的多FPGA芯片可以搭建已有的较为成熟的光互连网络的基本结构单元，并且可以对该单元做功能性验证及相关的性能分析。基于SFP模块及Aurora协议的模式提供了一套可直接应用的点到点的串行通道数据传输，则可以集中到网络层面的设计。

发明内容

为了解决背景技术中存在的问题，本发明的目的在于提供一种基于开发板的板间多播光互连网络架构方法。

本发明的技术方案的具体方法步骤如下：

1）首先用N块相同的集成有光学收发模块的开发板和两块1×N的光功分器连接成N×N板间多播光互连网络；

2）用户先从每块开发板上的GIPO_DIP_SW键输入需要制定的网络负载参数，将网络负载参数传入流控制模块，作为制定流控制的参数；

3）流控制模块内，根据网络负载参数制定每次发送包的个数与总数据包交换次数，设定当前时刻下本块开发板上数据发送的状态，对于数据发送状态为开启的开发板，则同时根据用户制定的网络流量模型设定下一个周期内的数据发送状态为开启的开发板地址信息后通过数据发送模块传给数据打包模块；

4）数据打包模块内，数据发送状态为开启的开发板内，先用任意一种伪随机码的产生方式算出当前时刻下16bitsRAM存储地址，用16bitsRAM存储地址从存有既定数据的RAM中读出128bytes需要发送的数据流，然后将128bytes需要发送的数据流加上16bits包头标志、16bits包尾标志、16bits数据的RAM存储地址、48bits发包时间戳、32bits发送中的剩余包个数以及16bits路由信息后得到146bytes大小的数据包，再传送到数据发送模块；

5）数据发送模块内，数据发送状态为开启的开发板内，将从数据打包模块发送过来的数据包，以每个周期16bits位宽的速率交给Aurora协议编码，并进行并串转换，发送到光学收发模块，再进行电光转换，等待所有其他开发板的接收；统计从交给Aurora协议编码到进行电光转换的过程中发送数据包的个数后反馈给流控制模块，当发送数据包的个数达到用户所制定的网络负载参数中的发送数据包个数后，停止当前开发板的数据处理；

6）数据接收模块内，数据发送状态为开启的开发板的光信号进入任意一开发板内的光学收发模块后，先进行光电转换，再由Aurora协议解码，然后进行串并转换，以每个周期16bits位宽的速率发送到数据接收模块；在数据接收模块中进行误码和时延的计算，解析从数据发送状态为开启的开发板的光信号到发送到数据接收模块的过程中的32bits发送中的剩余包个数后，反馈给流控制模块；

7）当流控制模块反馈得到的32bits发送中的剩余包个数为零时，如果任意一开发板地址信息等于下一个周期内的数据发送状态为开启的开发板地址信息，则指定该开发板为下一周期的数据发送状态为开启的开发板；

8）性能检测模块：通过在顶层模块中添加ICON IP核和VIO IP核，并将所要观察的任意信号连接到VIO IP核上；用Xilinx公司的ChipScope软件来观察连接到VIO IP核上的信号。

所述的开发板为FPGA芯片。

所述步骤1）中的N是任意大于等于2的整数。

所述步骤4）中的16bits路由信息由8bits当前周期的路由信息与8bits下一个周期的路由信息组成，当前周期的路由信息由数据发送状态为开启的开发板地址信息和接收的开发板地址信息组成，下一个周期的路由信息由数据发送状态为开启的开发板地址信息和接收的开发板地址信息组成。

所述步骤8）中的顶层模块将包括流控制模块、数据打包模块、数据发送模块、数据接收模块与性能检测模块在内的模块进行连接。

本发明具有的有益效果是：