[发明专利]用于监控排序任务的协调执行的方法

说明书

技术领域

本发明涉及包括若干用于执行功能任务的处理器的电子系统的一般领域。本发明更具体地应用于采取航空器机载电子计算机形式的电子系统。

背景技术

以常规方式，参考图1，飞行计算机包括主印刷电路卡CP和两个辅助印刷电路卡CA1、CA2。以传统方式，每个主卡CP和辅助卡CA1、CA2包括适合于实施程序PROG中定义的功能任务的处理器PP1、PA1、PA2，所述程序PROG被传送到主卡CP并且被主卡CP的处理器PP1解译。

各种卡CP、CA1、CA2的处理器PP1、PA1、PA2由例如通信总线的通信链路L1、L2链接。通过示例，每个辅助卡CA1、CA2包括辅助处理器PA1、PA2，所述辅助处理器PA1、PA2的功能之一在于管理计算机的输入和输出数据。以下，输入/输出数据被标明I/O数据。例如，辅助卡CA1、CA2的辅助处理器PA1、PA2读取由航空器产生的数据并且向航空器的设备分派命令。数据的读取和命令的发出是由辅助卡CA1、CA2的辅助处理器PA1、PA2实施的功能任务的示例。

换句话说，主卡CP的主处理器PP1解译程序的功能任务并且经由通信链路L1、L2将他们中一些传送到辅助卡CA1、CA2的辅助处理器PA1、PA2以便这些后者实施数据的读取或者发布命令。

以常规方式，程序PROG的功能任务被排序并且必须以确定的顺序被实施。为允许有序地执行程序PROG的任务，主卡CP拥有使得有可能同步任务执行的时钟。功能任务的指令此后被传送到辅助卡之一的辅助处理器PA1、PA2。

为确保计算机的可靠性，具有用于检查主处理器PP1的任务执行与辅助处理器PA1、PA2的任务执行的协调的装置是必要的。实际上，考虑到辅助卡CA1、CA2必须对监控输入/输出是高度易反应的（reactive），辅助处理器PA1、PA2的时钟比主处理器PP1的时钟显著更快。换句话说，主处理器PP1和辅助处理器PA1是异步的。

为允许协调异步处理器，现有技术公开了主处理器PP1和辅助处理器PA1、PA2之间的DMA（代表“Direct Memory Access”（直接存储器存取））方法，所述方法使得有可能核实两个处理器PP1、PA1或PP1、PA2协调地通信。

这个DMA链路允许异步处理器的相互监控但是实现仍然是复杂的，因为它必须一方面确保主处理器PP1是健康的并且另一方面确保辅助处理器PA1或PA2是健康的。这样的同步装置实现是困难的并且对当前规范不再是适当的，因此构成第一缺点。

此外，考虑到将由计算机的主卡CP执行的功能任务的数目，提议借助于包括两个主处理器PP1、PP2的主卡CP，所述两个主处理器PP1、PP2通过主通信链路LP以这样的方式链接在一起，即当使得有可能并行实施若干任务时，在两个主处理器PP1和PP2之间以分布式方式执行功能任务。此外，如在图2中所说明的，每个主处理器PP1、PP2通过辅助通信链路L11、L12、L21、L22被链接到辅助处理器PA1、PA2。

因此，对于包括排序功能任务S1、S2和S3的程序PROG，任务S1和S3可以由第一主处理器PP1实施而任务S2由第二主处理器PP2实施。结果就是同步两个主处理器PP1、PP2的操作是必要的以便即时地检测主处理器PP1、PP2之一的或主通信链路LP的可能误操作。

当然，在不存在同步的情况下，误操作只能晚地由一致性（coherence）检查设备观测到，因此表现了缺点。此外，为协调两个主处理器PP1、PP2，根据现有技术的DMA链路不能被实现，因为它只适合于异步操作。

为实施协调的即时解决方案将在于使主处理器PP1根据“主-从”原理控制第二主处理器PP2。虽然如此，考虑到“主”处理器的误操作将直接引起“从”处理器的误操作，这样的解决方案的可靠性不是令人满意的。

因此，存在确保协调由包括多个处理器的机载系统所执行的任务的需要，以便可靠地监控并且在误操作的情况下能够易反应地切换（toggle）到机载备用系统。

发明内容

为此，本发明涉及用于通过包括主电子卡和至少一个辅助电子卡的电子设备监控排序任务的协调执行的方法，所述主电子卡包括至少一个被同步到主时间周期的主时钟的主处理器，所述辅助电子卡包括至少一个被同步到辅助时间周期的辅助时钟的辅助处理器，其中辅助时钟比主时钟更快，排序任务必须由处理器同时实施，在所述方法中：

-在确定的主时间周期上，主处理器执行第一排序任务而在多个辅助时间周期上，辅助处理器执行第一排序任务的指令；