[发明专利]具重置功能的电流型D型锁存器及其相关电路有效
申请号: | 201310329470.8 | 申请日: | 2013-07-31 |
公开(公告)号: | CN104065372B | 公开(公告)日: | 2017-09-08 |
发明(设计)人: | 杨财铭;陈彦中;李易霖;徐仁泰 | 申请(专利权)人: | 创意电子股份有限公司;台湾积体电路制造股份有限公司 |
主分类号: | H03K19/094 | 分类号: | H03K19/094 |
代理公司: | 北京市柳沈律师事务所11105 | 代理人: | 史新宏 |
地址: | 中国台湾新*** | 国省代码: | 台湾;71 |
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摘要: | |||
搜索关键词: | 重置 功能 电流 型锁存器 及其 相关 电路 | ||
技术领域
本发明为一种D型拴锁器(D latch),特别是一种具重置功能的电流型D型拴锁器及其相关电路。
背景技术
请参照图1其所绘示为已知数字型D型拴锁器示意图(digital D latch)。D型拴锁器100包括一第一级电路(first stage)102、第二级电路(second stage)104与一反相器(inverter)106。其中,时钟信号(CK)输入第二级电路104的时钟输入端(ck2),而时钟信号(CK)经过反相器106成为一反相时钟信号后输入第一级电路102的时钟输入端(ck1)。其中,第一级电路102与第二级电路104可分别视为一主拴锁电路(master latching circuit)与一仆拴锁电路(slavelatching circuit)。
当时钟信号(CK)为第一电平(例如低电平)且反相时钟信号为第二电平(例如高电平)时,第一级电路102动作而第二级电路104不动作。此时,输入信号(D)的逻辑电平由第一级电路102的输入端(d1)传递至第一级电路102的输出端q1。因此,在时钟信号(CK)为第一电平时,输入信号(D)与第一级电路102的输出信号(O1)具有相同逻辑电平。
当时钟信号(CK)为第二电平(例如高电平)且反相时钟信号为第一电平(例如低电平)时,第一级电路102不动作而第二级电路104动作。此时,不论输入信号(D)如何变化,第一级电路102的输出信号(O1)维持在先前的逻辑电平。并且,第一级电路102的输出信号(O1)再由第二级电路104的输入端(d2)传递至第二级电路104的输出端q2进而成为第二级电路104的输出信号(O2)。再者,第二级电路104的输出信号(O2)即为D型拴锁器100的输出信号(Q)。
由以上的说明可知,已知数字型D型拴锁器100的时钟信号(CK)与输入信号(D)为标准逻辑电平。此种已知数字型D型拴锁器100在时钟信号(CK)的频率不高时,可以正常地运作。然而,当时钟信号(CK)上升至GHz等级时,数字型D型拴锁器将无法正常运作。
因此,提出一种可高运作并具备重置功能的D型拴锁器,即是本发明所欲达成的主要目的。
发明内容
有鉴于此,本发明提供一种具重置功能的电流型D型拴锁器,包括:一第一负载元件,连接于一电源电压与一节点x之间,该节点x上的信号为一输出信号;一第二负载元件,连接于该电源电压与一节点y之间,该节点y上的信号为一反相输出信号;一第一级电路,包括:一第一晶体管、一第二晶体管、以及一第三晶体管,其中,该第一晶体管漏极连接于该节点x,该第一晶体管栅极接收一反相输入信号,该第一晶体管源极连接至一节点a;该第二晶体管漏极连接至该节点y,该第二晶体管栅极接收一输入信号,该第二晶体管源极连接至该节点a;该第三晶体管漏极连接至该节点a,该第三晶体管栅极接收一反相时钟信号,该第三晶体管源极连接至一节点c;一第二级电路,包括:一第四晶体管、一第五晶体管以及一第六晶体管,其中,该第四晶体管漏极连接至该节点x,该第四晶体管栅极连接至该节点y,该第四晶体管源极连接至一节点b;该第五晶体管漏极连接至节点y,该第五晶体管栅极连接至该节点x,该第五晶体管源极连接至该节点b;以及,该第六晶体管漏极连接至该节点b,该第六晶体管栅极接收一时钟信号,该第六晶体管源极连接至该节点c;一偏压电流源,连接于该节点c与该接地电压之间;一第一开关晶体管,连接于该电源电压以及该节点c之间,根据一反相重置信号而动作;以及一第二开关晶体管,连接于该节点x与该接地电压之间,根据一重置信号而动作。
本发明还提供一种具重置功能的电流型D型拴锁器,包括:一第一负载元件,连接于一电源电压与一节点x之间,该节点x上的信号为一输出信号;一第二负载元件,连接于该电源电压与一节点y之间,该节点y上的信号为一反相输出信号;一偏压电流源,连接于一节点c与一接地电压之间;一第一开关晶体管,连接于该电源电压以及该节点c之间,根据一反相重置信号而动作;一第二开关晶体管,连接于该节点x与该接地电压之间,根据一重置信号而动作;一第一级电路,连接于该节点x、该节点y与该节点c之间,接收一输入信号与一反相输入信号,并于一反相时钟信号为一第一电平且该重置信号未动作时,将该输入信号转换成为该输出信号,将该反相输入信号转换为该反相输出信号;以及一第二级电路,连接于该节点x、该节点y与该节点c之间,接收该输出信号与该反相输出信号,并于一时钟信号为该第一电平且该重置信号未动作时,维持该输出信号与该反相输出信号。
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