[发明专利]外辐射源雷达自适应杂波抑制的FPGA实现设备和方法

权利要求书

1.一种外辐射源雷达自适应杂波抑制的FPGA实现设备，包括两路主天线数据的信道化输入、两路辅助天线数据的信道化输入和两路杂波抑制结果输出，其特征在于：自适应杂波抑制模块由FPGA芯片完成，该模块由自己的全局时钟控制；FPGA芯片中设有三个模块：FIR滤波模块、步长计算模块和权值更新模块，由FPGA芯片构成的自适应杂波抑制模块的数据流是，外辐射源雷达接收机的两路天线接收到的数据经信道化处理后由主天线输入和辅助天线输入形成的四路输入数据，经FPGA芯片内部的FIFO存储器输入到FIR滤波模块的输入端进行FIR滤波，同时辅助天线信道化后的两路数据经FIFO存储器还输入到步长计算模块的输入端，FIR滤波模块的两路输出和步长计算模块的一路输出同时输入到权值更新模块的输入端更新权值，权值更新模块的两路输出输入到FIR滤波模块，FIR滤波模块的输出以I通道和Q通道即两路杂波抑制结果同步并行输出，该输出是由FPGA芯片构成的自适应杂波抑制模块的杂波抑制结果。

2.根据权利要求1所述的外辐射源雷达自适应杂波抑制的FPGA实现设备，其特征在于：所述FIR滤波模块包括有结构完全相同且同步并行计算、输出的实部模块和虚部模块，该模块中由两个寄存器分别与同一个乘法器连接形成单个数据的计算单元，N个数据计算单元中的存放输入数据的寄存器构成输入数据寄存器组，存放权值的寄存器构成权值寄存器组，输入数据寄存器组和权值寄存器组通过同一个乘法器输出数据，乘法器的N个输出并行输入到加法器，加法器的输出输入到减法器，减法器直接输出I/Q通道的结果，该结果同时反馈到权值更新模块的输入端，自适应杂波抑制模块的第一全局时钟clk连接到PLL移相后生成四个相位不同的全局时钟clk1、clk2、clk3、clk4，第二全局时钟clk1和复位信号连接到输入数据寄存器组和权值寄存器组中的每一个寄存器。

3.根据权利要求2所述的外辐射源雷达自适应杂波抑制的FPGA实现设备，其特征在于：所述权值更新模块包括有结构完全相同且同步并行计算、输出的实部模块和虚部模块，其每个模块中由寄存器与乘法器连接形成单个数据的计算单元，N个数据计算单元中的存放输入数据的寄存器构成输入数据寄存器组；由另一组寄存器与加法器连接形成单个数据的计算单元，存放权值的寄存器构成权值寄存器组，输入数据寄存器组通过每个乘法器输出数据，每个乘法器的输出乘积和权值寄存器组的输出通过对应的加法器输出数据，加法器输出I/Q通道的N个权值，并行输入到FIR滤波模块，复位信号和第四全局时钟clk3连接到输入数据寄存器组中的每一个寄存器，第五全局时钟clk4连接到权值寄存器组中每一个寄存器，第二全局时钟clk1、FIR滤波模块的一路输出数据和步长计算模块的输出数据连接到乘法器，输入到每一个乘法器。