[发明专利]沟渠式功率半导体器件及其制作方法

说明书

技术领域

本发明涉及半导体器件技术领域，尤其是涉及一种沟渠式功率半导体器件的制作方法。

背景技术

在传统的功率晶体管中，平面型功率器件(DMOS)因来自于信道区域(channel region)、聚集层(accumulation layer)以及结型场效应管(JFET)的贡献，而使得其导通电阻(on-resistance)上升。

为了降低上述区域的电阻，沟渠式功率晶体管器件(UMOS)于是被提出来，更因为UMOS结构不存在有JFET区域，因此可以缩小UMOS器件的尺寸(cell size)，以提高信道密度(channel density)，并进一步降低导通电阻。

但随着器件尺寸的缩小，栅极与源极接触窗(contact)的间隔也随之缩小，导致工艺上容易有对准(overlay)问题发生。

本发明的目的即在于提供一种功率半导体器件的制作方法，其利用间隙壁来形成自我对准的接触窗，使得能够在缩小器件尺寸的同时，避免栅极沟槽与接触窗(contact)的对准问题。

发明内容

根据本发明一实施例，本发明提供了一种沟渠式功率晶体管器件，其包含有一半导体基底，具有一第一导电型；一外延层，设于所述半导体基底上；至少一栅极沟槽，设于所述外延层中；一栅极氧化层，位于所述栅极沟槽内；一栅极，位于所述栅极沟槽中，所述栅极突出于所述外延层，且所述栅极上具有一凹陷结构；一间隙壁，位于所述栅极的一侧壁上；一金属顶部结构，位于所述凹陷结构内；一接触插塞，位于所述间隙壁的一侧，并延伸进入到所述外延层中，其中所述间隙壁隔离所述金属顶部结构与所述接触插塞；以及一源极掺杂区，位于所述外延层中，且介于所述接触插塞与所述栅极沟槽之间，所述源极掺杂区具有所述第一导电型。

根据本发明另一实施例，本发明提供了一种沟渠式功率晶体管器件的制作方法，其步骤包含有：提供一第一导电型的半导体基底；于所述半导体基底上形成一外延层；于所述外延层中形成至少一栅极沟槽；于所述栅极沟槽内形成一栅极氧化层；于所述栅极沟槽中形成一栅极，所述栅极突出于所述外延层的上表面；进行一离子注入工艺，以于所述外延层中形成一源极掺杂区；于所述栅极的侧壁形成一间隙壁；以所述间隙壁作为刻蚀掩膜，自对准刻蚀所述源极掺杂区，以形成一接触洞；以及于所述接触洞内形成一接触插塞，并于所述栅极上形成一金属顶部结构，其中所述接触插塞与所述金属顶部结构被所述间隙壁分离。

为让本发明的上述目的、特征及优点能更为明显易懂，下文中特举优选实施方式并配合附图作详细说明如下。然而如下的优选实施方式与附图是仅供参考与说明用，并非用来对本发明加以限制。

附图说明

图1至图13为依据本发明一实施例所绘示的沟渠式功率晶体管器件的制造方法示意图。

图14至图17绘示出本发明另一实施例。

图18至图20例示出不同的接触洞与沟渠栅极布局。

其中，附图标记说明如下：

具体实施方式

请参阅图1至图13，其为依据本发明一实施例所绘示的沟渠式功率晶体管器件的制造方法示意图。首先，如图1所示，提供一半导体基底10，例如N型重掺杂的硅基底，其可作为晶体管器件的漏极(drain)。接着，利用一外延工艺于半导体基底10上形成一外延层11，例如N型外延硅层。接着，可以在外延层11表面形成一硬掩膜层12，例如，氧化硅或者氮化硅。

然后，如图2所示，利用光刻胶以及光刻、刻蚀等工艺，于硬掩膜层12中形成开口112。接着将光刻胶去除，然后，利用干刻蚀工艺，经由硬掩膜层12中的开口112刻蚀外延层11至一预定深度，如此形成栅极沟槽122。根据本发明实施例，栅极沟槽122的宽度小于0.3微米，而栅极沟槽122之间的间隔小于0.5微米。

如图3所示，继续进行一氧化工艺，于栅极沟槽122表面形成一牺牲氧化层(未示于图中)，再以刻蚀将牺牲氧化层及部分的硬掩膜层12去除，留下栅极沟槽122a。

如图4所示，接着进行一热氧化工艺，于栅极沟槽122a的表面形成一栅极氧化层18，接下来，进行一化学气相沉积工艺，全面沉积一多晶硅层(未示于图中)，填满栅极沟槽122，再进行一刻蚀或抛光工艺，将部分厚度的多晶硅层蚀除，而剩下的多晶硅层则构成沟渠栅极20a。

如图5所示，接着将硬掩膜层12完全去除，显露出部分的沟渠栅极20a的侧壁。然后，进行一氧化工艺，在显露出的沟渠栅极20a的侧壁上及上表面形成一氧化层19。