[发明专利]用于在串行数据信号中对准和减少歪斜的技术

说明书

技术领域

本发明涉及电子电路，并且尤其涉及用于在串行数据信号中对准和减少歪斜的技术。

背景技术

现场可编程门阵列(FPGA)集成电路包括输入/输出(I/O)区域、可编程逻辑电路区域和可编程互连资源，可编程互连资源可以用来将可编程逻辑电路区域彼此互连以及与I/O区域互连。通过恰当地编程或者配置可编程逻辑电路和可编程互连资源，用户可以配置FPGA来执行所需功能。I/O区域也可以是可编程的。

FPGA的互连资源可以包括全局互连资源、区域互连资源和局部互连资源，全局互连资源向集成电路的许多不同部分传递信号以及在集成电路的许多不同部分当中传递信号，区域互连资源在集成电路的很大一部分(但是少于全部)内传递信号，局部互连资源在可编程逻辑电路的分组内传递信号。

FPGA在尺寸和能力方面持续增大。许多FPGA具有在I/O区域中的大量通道，这些通道与外部设备接收和传送数据信号。然而，随着在FPGA上的通道的数目增加，包括信号线以及开关或布线资源二者以产生所需信号路径的互连资源的量也已增加。在许多电流FPGA中，互连资源消耗集成电路的裸片面积的很大一部分。数以千计的接线可以用来将多个FPGA彼此连接以及与电路板上的其它集成电路连接。

发明内容

根据在此描述的一些实施例，电路包括第一对准器电路和第二对准器电路以及去歪斜电路。第一对准器电路可操作用于将第一输入串行数据信号与控制信号对准以生成第一对准串行数据信号。第二对准器电路可操作用于将第二输入串行数据信号与控制信号对准以生成第二对准串行数据信号。去歪斜电路可操作用于减少第一对准串行数据信号和第二对准串行数据信号以生成第一输出串行数据信号和第二输出串行数据信号。

通过考虑以下详细描述和附图，本发明的各种目的、特征和优势将变得明显。

附图说明

图1图示根据本发明的实施例的数据传输系统的示例。

图2图示根据本发明的实施例的通过插入器连接的两个集成电路的示例。

图3图示根据本发明的实施例的对准和去歪斜电路的示例。

图4图示根据本发明的实施例的对准器电路的示例。

图5图示根据本发明的实施例的生成在图4的对准器电路中所使用的控制信号的控制电路的示例。

图6是根据本发明的实施例的图示用于与图3的对准和去歪斜电路关联的信号的示例性波形的时序图。

图7图示根据本发明的实施例的去歪斜电路的示例。

图8是可以包括本发明的实施例的现场可编程门阵列(FPGA)的简化部分框图。

图9示出可以体现本发明的技术的示例性数字系统的框图。

具体实施方式

可以通过导线在集成电路上或者在集成电路之间串行传送多个数据信号。例如，可以跨集成电路裸片传送多个串行数据信号。作为另一示例，可以通过插入器从一个集成电路向另一集成电路串行传送数据信号。串行而非并行传送数据信号减少了用来传送数据信号的导线的数目并且减少了布线拥塞。然而，如果用来串行传送数据信号的导线具有不同长度，那么当数据信号到达它们的目的地时数据信号可能相对于彼此而被歪斜。根据此处描述的一些实施例，在接收电路处基于共同的控制信号对准已经被串行传送的数据信号并且相对于彼此去歪斜。

图1图示根据本发明的实施例的数据传输系统100的示例。数据传输系统100包括输入/输出(I/O)电路101和电路110。I/O电路101和电路110通过导线121-124连接。在一个实施例中，I/O电路101、电路110和导线121-124在相同集成电路裸片中。在该实施例中，I/O电路101和电路110在集成电路裸片的两个分离的区域中。在另一实施例中，I/O电路101和电路110在两个分离的集成电路裸片中并且导线121-124是外部布线导体。

I/O电路101包括接收器电路102、发射器电路103、对准和去歪斜电路104以及时钟倍频器单元(CMU)105。作为示例，I/O电路101可以是集成电路中的高速串行接口(HSSI)电路。作为另一示例，I/O电路101可以是存储器集成电路中的存储器接口电路。