[发明专利]半导体器件的形成方法

说明书

技术领域

本发明涉及半导体技术领域，特别是涉及一种半导体器件的形成方法。

背景技术

现有集成电路的逻辑电路大都包含这样一种半导体器件，该半导体器件包含PMOS金属栅极晶体管和NMOS金属栅极晶体管，且PMOS金属栅极晶体管的金属栅极侧壁与NMOS金属栅极晶体管的金属栅极侧壁接触。该半导体器件的形成方法包括：

如图1A和图1B所示，提供衬底1，衬底1包括PMOS晶体管区域Ⅰ和NMOS晶体管区域Ⅱ；在衬底1的PMOS晶体管区域Ⅰ上形成第一伪栅极结构2，在衬底1的NMOS晶体管区域Ⅱ上形成第二伪栅极结构3，第一伪栅极结构2包括第一栅介质层21、位于第一栅介质层21上的TiN层23、和位于TiN层23上的第一伪栅极22，第二伪栅极结构3包括第二栅介质层31、位于第二栅介质层31上的TiN层33、和位于TiN层33上的第二伪栅极32，第一伪栅极结构2和第二伪栅极结构3为一体结构，即在形成第一伪栅极结构2的同时还形成第二伪栅极结构3；

继续参照图1B所示，在第一伪栅极结构2两侧的衬底1内形成源极S1和漏极D1，在第二伪栅极结构3两侧的衬底1内形成源极S2和漏极D2（结合图4B所示）。

继续参照图1A和图1B所示，在衬底1的PMOS晶体管区域Ⅰ和NMOS晶体管区域Ⅱ上形成层间介质层4，层间介质层4的上表面与第一伪栅极22及第二伪栅极32的上表面齐平；

如图2A和图2B所示，利用干法刻蚀去除第一伪栅极22（如图1A和图1B所示），以形成第一伪栅沟槽24；

如图3A和图3B所示，在第一伪栅沟槽24（如图2A和图2B所示）内形成PMOS金属栅极晶体管的金属栅极5；

如图4A和图4B所示，利用干法刻蚀去除第二伪栅极32（如图3A和图3B所示），以形成第二伪栅沟槽34；

如图5A和图5B所示，在第二伪栅沟槽34（如图4A和图4B所示）内形成NMOS金属栅极晶体管的金属栅极6，金属栅极5的侧壁与金属栅极6的侧壁接触，所述金属栅极5和金属栅极6相互接触的侧壁均为，与金属栅极5及金属栅极6的栅极长度方向平行的侧壁，即金属栅极5和金属栅极6在栅极宽度方向连接在一起，呈一体结构。栅极长度方向指：从源极至漏极的方向，或从漏极至源极的方向。栅极宽度方向垂直于栅极长度方向、且平行于衬底表面。

衡量晶体管性能好坏的其中一个重要指标为TDDB（Time Dependent Dielectric Breakdown，与时间有关的介质击穿性能）性能。但是，上述现有半导体器件的形成方法会导致NMOS金属栅极晶体管的TDDB性能不佳。

发明内容

本发明要解决的问题是：现有半导体器件的形成方法会导致NMOS金属栅极晶体管的TDDB性能不佳。

为解决上述问题，本发明提供了一种半导体器件的形成方法，所述半导体器件包括PMOS金属栅极晶体管和NMOS金属栅极晶体管，所述形成方法包括：

提供衬底，所述衬底包括PMOS晶体管区域和NMOS晶体管区域；

在所述衬底的PMOS晶体管区域上形成第一伪栅极结构、NMOS晶体管区域上形成第二伪栅极结构，所述第一伪栅极结构包括第一栅介质层和位于第一栅介质层上的第一伪栅极，所述第二伪栅极结构包括第二栅介质层和位于第二栅介质层上的第二伪栅极，所述第一伪栅极结构和第二伪栅极结构为一体结构；

在所述衬底的PMOS晶体管区域和NMOS晶体管区域上形成层间介质层，所述层间介质层的上表面与第一伪栅极及第二伪栅极的上表面齐平；

去除所述第一伪栅极，以形成第一伪栅沟槽；

在所述第一伪栅沟槽内形成第一金属栅极；

形成所述第一金属栅极之后，利用第一干法刻蚀去除所述第二伪栅极，以形成第二伪栅沟槽，所述第一干法刻蚀包括主刻蚀和主刻蚀后的过刻蚀，所述过刻蚀步骤所采用的气体包括氦气，且在所述过刻蚀步骤中用于产生等离子体的射频电源断续地打开；

在所述第二伪栅沟槽内形成第二金属栅极，所述第一金属栅极的侧壁与第二金属栅极的侧壁接触。

可选地，所述用于产生等离子体的射频电源周期性地打开和关闭。