[发明专利]基于超宽总线的芯片架构及其数据访问方法

说明书

技术领域

本发明涉及计算机领域，尤其涉及一种基于超宽总线的芯片架构及所述芯片架构的数据访问方法。

背景技术

系统芯片（System-on-a-chip，SoC）是在单个芯片上集成一个完整的系统，把所有或部分必要的功能集成进单个芯片的半导体技术。完整的系统一般包括中央处理器（CPU）、多个数字和模拟IP核、存储器以及外围部件电路等。遵循摩尔定律，深亚微米级（40/28/22nm）半导体技术制程已日趋成熟，系统芯片本身的时钟越来越快（高达GHz/秒）,片内集成的IP核和CPU个数（多核）越来越多，使得SoC的整体性能越来越多地受限于片外内存的访问速度，即通常所谓的“内存墙”问题。

“内存墙”指的是内存性能严重限制CPU性能发挥的现象。这是由于长期以来处理器的计算速度发展得比内存的存取速度快，这种不均衡的发展速度造成了内存瓶颈，制约了日益增长的高性能处理器，难以发挥出应有的功效。

图1为一种现有技术系统级芯片架构的结构示意图。在如图1所示的典型SoC系统芯片中，多核中央处理器（Central Processing Unit，CPU）、图形运算单元（Graphics Processing Unit，GPU）、视频编解码器(video codec)、图像数据处理器（Image Signal Processor，ISP）都需要对片外内存（DDR）进行读写。其中，系统带宽要求最高的通常是多媒体模块，例如：一路高清视频（1920x1080，30fps）所需带宽可高达500M字节/秒。而这些高带宽模块的内存访问请求和数据必须和其他内存访问请求一起经过数据总线仲裁（data fabric），仲裁胜者才得到机会去访问DDR。这种架构有两大缺陷。第一、系统性能受限于DDR数据总线宽度（例如：在手机系统中需要达到16bit或者32bit）。为了达到性能要求，DDR总线的频率必须很高（例如：高达800MHz）。而高频率势必会引起系统的高功耗。第二、由于总线仲裁器的介入，多个模块的地址总线来回切换会降低DDR数据的访问效率，而总线仲裁的引入本身也会带来额外的系统访问延时。

本领域技术人员很早就认识到“内存墙”问题，并采取了多种针对性的措施。从最初的单纯依靠提高处理器频率来提升计算性能，到后来的利用多核心并行计算技术来提升计算性能，再到后来通过降低内存等待时间、提升内存带宽的方法。比如：公开号为CN101013407A的中国专利申请中，披露了一种支持多总线多类型存储器的内存仲裁实现系统和方法，通过修改仲裁算法，提高内存数据的访问效率。但上述方法均未能彻底、有效地解决内存瓶颈问题。

发明内容

本发明所要解决的技术问题是如何提高内存数据的访问效率，提高系统整体性能，降低系统功耗。

为了解决上述问题，根据本发明的一个方面，提供了一种基于超宽总线的芯片架构芯片，包括：

芯片，所述芯片包括第一运算单元和至少一个第二运算单元；

内存，所述内存包括第一访问单元和至少一个第二访问单元；

第一总线，配置成适于将所述第一运算单元和第二运算单元连接至所述第一访问单元；

第二总线，配置成适于将所述第二运算单元连接至相对应的第二访问单元。

可选地，所述第一总线或第二总线为超宽总线；或者，所述第一总线和第二总线构成超宽总线或超宽总线的分路。

可选地，所述第一访问单元由所述第一运算单元或至少一个第二运算单元通过所述超宽总线或超宽总线分路公共访问。

可选地，所述第一运算单元仅能访问所述第一访问单元。

可选地，还包括：地址管理单元，配置成适用于为与所述第二运算单元连接的第一访问单元和第二访问单元分配不同的地址。

可选地，还包括：地址识别单元，配置成适用于根据所述地址管理单元分配的地址识别与所述地址相对应的访问单元。

可选地，所述超宽总线的带宽大于64比特。

可选地，所述内存包括：SDRAM、DDR、DDR2、DDR3、DDR4和RDRAM中的至少一种。

可选地，所述第二运算单元的带宽需求高于所述第一运算单元的带宽需求。

可选地，所述第二运算单元包括：图形运算单元、视频解编码器和图像数据处理器中的一种或多种。

可选地，所述第二访问单元的数量与所述第二运算单元的数量相等。

可选地，所述第二访问单元的存储容量与其相对应的第二运算单元的带宽需求成正比。