[发明专利]非易失性半导体存储装置

说明书

相关申请

本申请享有以日本专利申请2013-40525号(申请日:2013年3月1日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本实施方式涉及例如三维构造的非易失性半导体存储装置。

背景技术

伴随元件的微细化及存储电容的增大，开发出了三维构造的NAND型闪速存储器。NAND型闪速存储器在向存储单元写入数据后，先前被进行写入的存储单元的阈值电压会变化。

发明内容

本实施方式提供在擦除了所选择的子块的情况下可以防止相邻的子块的存储单元的阈值电压分布的幅度扩大的非易失性半导体存储装置。

本实施方式的非易失性半导体存储装置具备：存储单元阵列，其具有包含与字线连接的多个存储单元的多个存储串，上述多个存储串分为多个子块，能够按每子块擦除数据；控制部，其在数据的写入时，在非选择的子块被写入的情况下与未被写入的情况下，改变对所选择的子块中包含的选择字线供给的校验电平；以及标志单元，其分别设置于上述多个子块，存储表示上述子块是否被写入了的标志数据，上述控制部在上述非选择的子块的标志单元中存储的标志数据表示写入的情况下，将对与上述选择存储单元连接的字线供给的校验电平设定得比在上述非选择的子块未被写入的情况下对与上述选择存储单元连接的字线供给的校验电平高。

附图说明

图1是概略地表示实施方式所应用的非易失性半导体存储装置的结构图。

图2是图1所示存储单元阵列的一例的立体图。

图3是图1所示存储单元阵列的一例的电路图。

图4是图2所示存储单元的一例的剖面图。

图5是表示本实施方式所应用的非易失性半导体存储装置的数据的存储方法的图。

图6A是表示与子块的写入工作相伴的阈值电压分布的变化的图。

图6B是表示与子块的写入工作相伴的阈值电压分布的变化的图。

图6C是表示与子块的写入工作相伴的阈值电压分布的变化的图。

图6D是表示与子块的写入工作相伴的阈值电压分布的变化的图。

图6E是表示与子块的写入工作相伴的阈值电压分布的变化的图。

图6F是表示与子块的写入工作相伴的阈值电压分布的变化的图。

图6G是表示与子块的写入工作相伴的阈值电压分布的变化的图。

图7表示第1实施方式，是表示写入校验电平的例子的图。

图8A是表示与第1实施方式涉及的子块的写入工作相伴的阈值电压分布的变化的图。

图8B是表示与第1实施方式涉及的子块的写入工作相伴的阈值电压分布的变化的图。

图8C是表示与第1实施方式涉及的子块的写入工作相伴的阈值电压分布的变化的图。

图8D是表示与第1实施方式涉及的子块的写入工作相伴的阈值电压分布的变化的图。

图8E是表示与第1实施方式涉及的子块的写入工作相伴的阈值电压分布的变化的图。

图8F是表示与第1实施方式涉及的子块的写入工作相伴的阈值电压分布的变化的图。

图8G是表示与第1实施方式涉及的子块的写入工作相伴的阈值电压分布的变化的图。

图8H是表示与第1实施方式涉及的子块的写入工作相伴的阈值电压分布的变化的图。

图8I是表示与第1实施方式涉及的子块的写入工作相伴的阈值电压分布的变化的图。

图8J是表示与第1实施方式涉及的子块的写入工作相伴的阈值电压分布的变化的图。

图9是表示存储单元与标志单元的关系及与高速缓存的关系的一例的构成图。

图10是表示第1实施方式涉及的写入工作的一例的时序图。

图11是表示第1实施方式涉及的写入工作的一例的流程图。

图12是表示第1实施方式涉及的写入工作的一例的流程图。

图13表示第1实施方式涉及的写入工作的一例，是表示按照标志数据的校验电平的图。

图14是表示第2实施方式涉及的各状态的阈值电压分布与电压Vread的关系的图。

图15A是表示与第2实施方式涉及的子块的写入工作相伴的阈值电压分布的变化的图。

图15B是表示与第2实施方式涉及的子块的写入工作相伴的阈值电压分布的变化的图。

图15C是表示与第2实施方式涉及的子块的写入工作相伴的阈值电压分布的变化的图。

图15D是表示与第2实施方式涉及的子块的写入工作相伴的阈值电压分布的变化的图。