[发明专利]版图数据的层次检查方法

说明书

技术领域

本申请涉及一种对集成电路版图进行设计规则检查的方法。

背景技术

版图验证是指采用专门的软件工具，对布线完成后的版图（layout）进行几个项目的验证，以确保版图与电路完全一致。

版图验证通常包括：

——设计规则检查（DRC，design rule check）；

——电学规则检查（ERC，electrical rule check）；

——版图和电路图一致性比较（LVS，layout versus schematic）；

——版图寄生参数提取（LPE，layout parameter extraction）；

——寄生电阻提取（PRE，parasitic resistance extraction）。

其中，DRC和LVS是必做的验证项目，其余为可选的验证项目。

在DRC阶段，需要对版图数据进行层次检查以确保其正确性。

针对每一种关键尺寸的集成电路制造工艺，集成电路制造商都制定有层次设计规则，包括层次编号、层次名称、层次的物理含义等。例如关键尺寸为0.13μm的工艺，某一集成电路制造商制定的层次设计规则往往包含数百层：第1层名称为N-well，表示n阱；第2层名称为N+diff，表示n型掺杂区；……。

集成电路设计者在设计开发版图时，需要严格地遵守集成电路制造商的层次设计规则。集成电路设计者向集成电路制造商传递版图数据时，还需要附有层次信息表，其中包含该版图数据所使用到的层次编号、层次名称、层次的物理含义等。例如关键尺寸为0.13μm的工艺，某一集成电路设计者所开发的芯片只用到了30层，这30层的编号、名称、物理含义等都应严格符合层次设计规则。

现有的对版图数据的层次检查方法包括如下步骤：

第1步，由人工方式检查集成电路设计者所提供的层次信息表是否符合集成电路制造商的层次设计规则。

第2步，对于个别重点层次，由人工方式从版图数据中复核其编号、名称、物理含义是否与集成电路设计者所提供的层次信息表一致。

实际操作中，版图数据与层次信息表之间无法确保完全一致。例如，某一版图数据实际包含有32层，而层次信息表中只记载了30层。而工程师只针对个别重点层次才会从版图数据中复核，一旦没有复核到遗漏的2层，则会造成层次检查失误。集成电路制造商在后续会根据层次信息表进行生产制造的配置工作，所生产的集成电路芯片上就真的遗漏了2层，最终可能导致芯片完全或部分失效，造成巨大的经济损失。

随着集成电路规模不断扩大、制造工艺不断发展，其层次数量日益增加，仅靠现有的人工操作的层次检查难度很大、效率低下、耗时耗力，且存在出错、漏检的风险隐患。

发明内容

本申请所要解决的技术问题是提供一种对版图数据的层次检查方法，将现有的人工检查更新换代为机器自动检查，从而大大提高了工作效率，并且避免了人工检查的出错情况。

为解决上述技术问题，本申请版图数据的层次检查方法包括如下步骤：

第1步，根据版图数据所使用的关键尺寸的工艺标准，选用相应的层次设计规则；所述层次设计规则中定义有所有层次的编号、名称、物理含义；

第2步，在层次设计规则中将所有层次分为以下五类之一：

——必备层，根据版图数据中所包含的器件在生产制造时必须要有的层次；

——标识层，仅用于对版图数据的端口信息或某一区域进行标识的层次；

——禁用层，不允许版图数据使用的层次；

——可选层，在生产制造时可选择是否要有的层次；

——未定义层，在层次设计规则中无定义的层次；

第3步，从版图数据中提取出该版图数据所使用的层次的编号、名称、物理含义，作为提取的层次使用信息；

第4步，将提取的层次使用信息与第2步得到的层次设计规则进行比较；

只有提取的层次使用信息完全符合层次设计规则，才判定为层次检查合格；

否则，判定为层次检查不合格。

进一步地，所述方法第4步改为第4’步：将提取的层次使用信息与集成电路设计者提供的层次信息表、第2步得到的层次设计规则进行比较；

只有提取的层次使用信息与层次信息表完全一致且完全符合层次设计规则，才判定为层次检查合格；

否则，判定为层次检查不合格。