[发明专利]高速加比选电路无效

专利信息
申请号: 201310376259.1 申请日: 2013-08-26
公开(公告)号: CN104124983A 公开(公告)日: 2014-10-29
发明(设计)人: A·P·索科洛夫;P·A·潘塔列耶夫;E·E·葛桑诺夫;I·V·涅茨纳诺夫;Y·S·什图金 申请(专利权)人: LSI公司
主分类号: H03M13/41 分类号: H03M13/41
代理公司: 北京律盟知识产权代理有限责任公司 11287 代理人: 王田
地址: 美国加利*** 国省代码: 美国;US
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摘要:
搜索关键词: 高速 电路
【权利要求书】:

1.一种迭代地执行加比选(ACS)运算的方法,所述方法对于一次迭代包括:

通过进位保留算法将至少两个状态量度提供给具有第一相应和分量的第一ACS层模块;

通过所述第一ACS层模块在单时钟循环内响应第一组的至少两个相应分支量度以进位保留算术产生第一组的至少两个计算状态量度;

将所述第一组的至少两个计算状态量度作用于具有第二相应求和与进位分量的第二ACS层模块;

通过所述第二ACS层模块在所述时钟循环中响应第二组的至少两个相应分支量度和所述第一组的至少两个计算状态量度以进位保留算术产生第二组的至少两个计算状态量度;

存储第二组的至少另外两个计算状态量度作为所述第二ACS层模块的进位分量;以及

对下一迭代将所述第二组的至少两个计算状态量度提供给所述第一ACS层模块。

2.如权利要求1所述的方法,其特征在于,对存储来说,所述进位分量被存储在寄存器中。

3.一种执行加比选(ACS)运算的方法,包括:

串联耦合的至少两个ACS层,其被配置成在单个时钟循环中形成具有进位分量的迭代环,

其中所述ACS层包括由多个位和加法器表征的至少两个分支量度并被配置成:i)根据进位保留算术以及多个多路复用器产生多个状态量度,以及(ii)以进位保留算术执行最大状态量度的选择,所述多个状态量度被存储在进位分量中。

4.如权利要求3所述的方法,其特征在于,所述进位分量被存储在相应寄存器中。

5.如权利要求3所述的方法,其特征在于,所述ACS模块被配置成执行四运算数的ACS运算(ACS4)。

6.如权利要求3所述的方法,其特征在于,所述ACS模块被配置成执行八运算数的ACS运算(ACS8)。

7.如权利要求3所述的方法,其特征在于,所述ACS模块被配置成执行十六运算数的ACS运算(ACS16)。

8.一种执行加比选(ACS)运算的装置,包括:

至少两个ACS模块层,其被配置成使用进位保留算术执行状态量度计算,每个层具有相应的输入和输出状态和相应的输入和输出矢量;以及

存储状态量度的进位分量,

其中在前ACS模块层的输出状态被提供给后继的ACS模块层,所述后继的ACS模块层具有与在前的ACS模块层的输入矢量不同的输入矢量,所述装置被配置成在单个时钟循环形成ACS层计算从而以进位保留算术产生至少最大状态量度。

9.如权利要求8所述的装置,其特征在于,所述进位分量被存储在相应寄存器中。

10.如权利要求8所述的装置,其特征在于,所述ACS模块被配置成执行四运算数的ACS运算(ACS4)。

11.如权利要求8所述的装置,其特征在于,所述ACS模块被配置成执行八运算数的ACS运算(ACS8)。

12.如权利要求8所述的装置,其特征在于,所述ACS模块被配置成执行十六运算数的ACS运算(ACS16)。

13.一种网格解码器,包括:

具有一组寄存器的存储器;以及

加比选(ACS)模块,其包括:

至少两个ACS层模块,所述ACS层模块串联地耦合并被配置成在单时钟循环内形成具有进位分量的反馈环,其中所述ACS层模块包括由多个位和加法器表征的至少两个分支量度,所述多个位和加法器被配置成使用进位保留算术产生多个状态量度;以及多个多路复用器,所述多个多路复用器被配置成执行存储在所述存储器中的进位保留算术中的最大状态量度的选择并将其作为进位分量。

14.如权利要求13所述的装置,其特征在于,所述进位分量被存储在存储器的相应寄存器中。

15.如权利要求13所述的装置,其特征在于,所述ACS模块被配置成执行四运算数的ACS运算(ACS4)。

16.如权利要求13所述的装置,其特征在于,所述ACS模块被配置成执行八运算数的ACS运算(ACS8)。

17.如权利要求13所述的装置,其特征在于,所述ACS模块被配置成执行十六运算数的ACS运算(ACS16)。

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