[发明专利]多相位延迟锁相环及其控制方法

说明书

技术领域

本发明涉及时钟电路领域，具体而言，涉及一种多相位延迟锁相环及其控制方法。

背景技术

延迟锁相环电路被广泛应用在高速电路系统中用于产生多相位时钟。多相位延迟锁相环根据一路输入时钟可以产生N路相同频率的输出时钟CK1、CK2、CK3…CKN，并且这N路输出时钟之间具有等间隔的相位关系（N为整数，一般取4、8、16等）。因此，多相位延迟锁相环的功能可以定义为：根据输入时钟生成N路输出时钟，且N路输出时钟之间的相位差均为

相关技术中公开了一种四相位时钟产生电路，该四相位时钟产生电路采用图1所示结构，主要由四个数控延迟链串联构成，控制电路与四个数控延迟链和鉴相器均相连接，鉴相器与四相位时钟产生电路的时钟信号输入端和最大时钟的输出端均相连接，此种四相位时钟产生电路的主要工作原理如下：（1）输入时钟经过四级相同的数字控制延迟链后得到输出时钟；（2）输出时钟CK4和输入时钟在鉴相器中判断相位关系；（3）控制逻辑根据相位判断结果使用延迟控制码来调整数控延迟链的延迟时间。因为四条数控延迟链都使用一组控制码，所以它们的延迟时间同步改变；（4）重复（2）和（3）步骤最终得到输出时钟CK4和输入时钟相位关系为360°，相当于输出时钟CK4经过延迟链后相对输入时钟延迟了一个周期，此刻达到锁定状态；（5）锁定状态下，输出如图2所示的四相位时钟CK1～CK4，相位关系为90°、180°、270°和360°。

对于上述四相位时钟产生电路而言，由于工艺偏差等因素，不能保证四条数控延迟链在芯片生产出来后是绝对相同。因此虽然它们的延迟控制码虽然相同，但是各自的延迟时间却不再相同。当延迟锁相环完成锁定后，四条延迟链的总延迟时间等于一个时钟周期，但是每条链的延迟时间并不是精确等于四分之一的时钟周期，所以四相位输出时钟不再是精确的等间隔相位关系。因此该电路结构不能够容忍工艺偏差带来的负面影响，细小的工艺偏差都会导致延迟锁相环输出时钟的相位精度降低。

针对相关技术中多相位延迟锁相环输出时钟相位精度低的问题，目前尚未提出有效的解决方案。

发明内容

本发明的主要目的在于提供一种多相位延迟锁相环及其控制方法，以解决现有技术中多相位延迟锁相环输出时钟相位精度低的问题。

为了实现上述目的，根据本发明的一个方面，提供了一种多相位延迟锁相环，包括：延迟部件，具有多个延迟时间可控的延迟单元，并具有第一模式和第二模式，其中，在第一模式下多个延迟单元的时钟信号均来自多相位延迟锁相环的系统时钟信号，在第二模式下多个延迟单元级联，延迟部件用于在第二模式下输出多相位时钟；查找部件，与多个延迟单元均相连接，在延迟部件处于第一模式下时，用于从多个延迟单元中查找到目标延迟单元，目标延迟单元为多个延迟单元中延迟时间最小的延迟单元；以及控制部件，与查找部件以及延迟部件的多个延迟单元均相连接，在延迟部件处于第一模式下时，控制部件用于接收查找部件发送的目标延迟单元，增大目标延迟单元的延迟时间并控制延迟部件工作在第二模式下；在延迟部件处于第二模式下时，控制部件还用于获取延迟部件的最大延迟时间，若最大延迟时间未达到系统时钟信号的时钟周期，控制延迟部件工作在第一模式下否则控制延迟部件输出多相位时钟。

进一步地，延迟部件还具有模式选择器，用于接收模式控制信号，以使延迟部件处于第一模式或第二模式。

进一步地，延迟单元的个数为N，模式选择器包括编号为C₁至C_N的N个双路选择器，分别对应设置在N个延迟单元中，N个双路选择器的控制端均用于接收模式控制信号，N个双路选择器的第一输入端口和双路选择器C₁的第二输入端口均用于接收系统时钟信号；延迟部件还具有编号为D₁至D_N的N个数控延迟链，分别对应设置在N个延迟单元中，数控延迟链D_i的输入端与双路选择器C_i的输出端相连接，数控延迟链D_i的输出端与双路选择器C_i+1的第二输入端口相连接，数控延迟链D_N的输入端与双路选择器C_N的输出端相连接，i=1至N-1，N为2以上的自然数。