[发明专利]一种厚度可控的绝缘体上半导体材料的制备方法

说明书

技术领域

本发明涉及一种半导体材料的制备方法，特别是涉及一种厚度可控的绝缘体上半导体材料的制备方法。

背景技术

近年来，绝缘体上硅（SOI）材料以其独特的绝缘埋层结构，能降低衬底的寄生电容和漏电电流，在低压、低功耗、高温、抗辐射器件等诸多领域得到了广泛的应用。绝缘体上硅在相关领域中应用技术已经非常成熟，绝缘体上应变硅（sSOI）也日益得到了相关技术人员的重视，绝缘体上锗硅（SGOI）结合了锗硅材料和绝缘体上硅的优势，不仅能减小衬底的寄生电容和漏电电流，还能提高载流子迁移率，同样得到了广泛的关注。制备更小尺寸、更高性能的器件一直是半导体工业发展的目标和方向，随着超大规模集成电路技术进入到22nm节点及以下，对集成电路的特征尺寸提出了更高要求。为了使基于绝缘上材料的器件进一步缩微化，就要求绝缘体上材料的厚度更薄，超薄绝缘体上材料应运而生。

通常绝缘体上材料需要通过材料的制备和层转移两个过程得到，比较常见的层转移实现技术是键合和剥离工艺。而传统的智能剥离方法剥离面很厚，剥离裂纹大，剥离后得到的绝缘体上半导体材料表面很粗糙，难以制备超薄的绝缘体上半导体材料；并且由于需要较高的注入剂量，不仅增加了生产时间和成本，还对晶体损伤较大，制备出高质量的超薄绝缘体上半导体材料难度更大；由于剥离工艺的局限性，绝缘体上半导体材料的顶层半导体材料的厚度往往难以控制。

本发明提供一种通过掺杂的超薄单晶薄膜实现剥离，并通过高选择比的腐蚀工艺制作高质量且厚度可控性高的绝缘体上半导体材料的方法，以解决上述的问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种厚度可控的绝缘体上半导体材料的制备方法，用于解决现有技术中绝缘体上半导体材料制备难度大、成本高，且顶层半导体材料厚度难以控制等问题。

为实现上述目的及其他相关目的，本发明提供一种厚度可控的绝缘体上半导体材料的制备方法，至少包括以下步骤：

1）提供第一衬底，于所述第一衬底表面外延一掺杂的单晶薄膜；

2）于所述单晶薄膜上依次外延一重掺杂单晶层及一顶层半导体材料；

3）从所述顶层半导体材料表面将剥离离子注入至所述单晶薄膜下方的第一衬底预设深度的位置；

4）提供表面具有绝缘层的第二衬底，并键合所述绝缘层及所述顶层半导体材料；

5）进行退火处理，使所述单晶薄膜吸附所述剥离离子，最终使所述重掺杂单晶层与所述第一衬底从该单晶薄膜处分离；

6）采用预设溶液腐蚀以去除所述重掺杂单晶层，其中，所述预设溶液对所述重掺杂单晶层的腐蚀速率大于其对所述顶层半导体材料的腐蚀速率。

作为本发明的厚度可控的绝缘体上半导体材料的制备方法的一种优选方案，所述预设溶液对所述重掺杂单晶层与所述顶层半导体材料的腐蚀速率比不小于1000。

作为本发明的厚度可控的绝缘体上半导体材料的制备方法的一种优选方案，所述单晶薄膜的厚度不大于7nm。

作为本发明的厚度可控的绝缘体上半导体材料的制备方法的一种优选方案，所述单晶薄膜的材料包括Si、Ge、SiGe、GeSn、GaAs及AlGaAs中的一种，所述单晶薄膜的掺杂离子包括C、B、P、Ga、In、As及Sb中的一种或两种以上，掺杂离子的浓度为1E18/cm³～1E22/cm³。

作为本发明的厚度可控的绝缘体上半导体材料的制备方法的一种优选方案，所述重掺杂单晶层的材料包括Si、Ge、SiGe、GeSn、GaAs及AlGaAs中的一种，掺杂离子包括C、B、P、Ga、In、As及Sb中的一种或两种以上，掺杂离子的浓度为不小于1E20/cm³，厚度为50nm～200nm。

作为本发明的厚度可控的绝缘体上半导体材料的制备方法的一种优选方案，所述顶层半导体材料的材料包括Si、Ge、SiGe、GeSn、GaAs及AlGaAs中的一种，厚度为5nm～20nm。

作为本发明的厚度可控的绝缘体上半导体材料的制备方法的一种优选方案，所述剥离离子为H离子、或H离子与He组合。

作为本发明的厚度可控的绝缘体上半导体材料的制备方法的一种优选方案，所述剥离离子的注入剂量为2E16/cm²～4E16/cm²，所述预设深度为20nm～150nm。