[发明专利]重掺杂P型衬底背封工艺方法

说明书

技术领域

本发明涉及半导体领域，特别是涉及一种重掺杂P型衬底背封工艺方法。

背景技术

在高压穿通型（PT型）绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，IGBT）的生产过程中，通常使用的晶圆的衬底为重掺杂P型基片，使用的晶圆的外延片一般为电阻率较大的N型外延片。重掺杂P型基片是指掺杂浓度较大，电阻率基本在0.001ohm.cm～0.005ohm.cm的掺硼的基片。重掺杂P型基片结合N型外延片制造的IGBT器件，能够更好的优化IGBT器件的性能。然而在实际的制造工艺中，在设备中会同时引入多个衬底，生产过程中容易造成衬底中的重掺杂P型基片中的P型杂质扩散到另一衬底的外延片中，影响外延层的掺杂类型和掺杂浓度，从而影响产品的性能。

发明内容

基于此，有必要提供一种防止重掺杂P型基片杂质扩散的重掺杂P型衬底背封工艺方法。

一种重掺杂P型衬底背封工艺方法，包括以下步骤：

提供重掺杂P型衬底，所述重掺杂P型衬底包括层叠的重掺杂P型基片和N型外延层；

在所述重掺杂P型衬底的外面形成氧化层，所述氧化层包覆所述重掺杂P型衬底；

在所述氧化层的外面形成多晶硅层，所述多晶硅层包覆所述氧化层；

去除所述N型外延层远离所述重掺杂P型基片的一侧的多晶硅；

去除所述N型外延层远离所述重掺杂P型基片的一侧的氧化物。

在其中一个实施例中，所述氧化层采用炉管常压氧化法形成。

在其中一个实施例中，所述炉管常压氧化法的温度为750℃～1100℃，氧化的时间为60min～180min。

在其中一个实施例中，所述氧化层的厚度为8000埃～13000埃。

在其中一个实施例中，所述多晶硅层采用低压化学气相淀积法形成。

在其中一个实施例中，所述低压化学气相淀积法的气源为SiH₄。

在其中一个实施例中，所述多晶硅层的厚度为6000埃～12000埃。

在其中一个实施例中，所述去除所述N型外延层远离所述重掺杂P型基片的一侧的多晶硅的操作中，采用干法刻蚀去除所述多晶硅。

在其中一个实施例中，干法刻蚀可以为等离子体刻蚀工艺。

在其中一个实施例中，所述去除所述N型外延层远离所述重掺杂P型基片的一侧的氧化物的操作中，采用湿法腐蚀去除所述氧化物。

上述重掺杂P型衬底背封工艺方法，刻蚀掉N型外延层远离重掺杂P型基片的一侧的氧化物和多晶硅后，重掺杂P型基片远离N型外延层的一侧的表面、重掺杂P型基片的侧面以及N型外延层的侧面都被层叠的氧化物和多晶硅覆盖。层叠的氧化物和多晶硅作为保护层，能够有效防止重掺杂P型基片中的P型杂质扩散到N型外延层。

附图说明

图1为一实施方式的重掺杂P型衬底背封工艺方法的流程图；

图2至图6为对应于图1所示的流程过程的结构变化示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施的限制。

如图1所示，一实施方式的重掺杂P型衬底背封工艺方法，包括以下步骤：

S10、提供重掺杂P型衬底。

请参考图2，重掺杂P型衬底10包括层叠的重掺杂P型基片12和N型外延层14。

重掺杂P型基片12中P型杂质可以为硼（B）。重掺杂P型基片12的电阻率可以为0.001ohm.cm～0.005ohm.cm。N型外延层14中N型杂质可以为磷（P）或砷（As）。N型外延层14的电阻率可以为50ohm.cm～110ohm.cm。

S20、在重掺杂P型衬底的外面形成氧化层，氧化层包覆重掺杂P型衬底。

在重掺杂P型衬底10的表面形成氧化层20后的结构如图3所示。