[发明专利]记忆体元件、记忆体阵列与其操作方法

说明书

技术领域

本发明是有关于一种记忆体元件（memory cell），且特别是有关于具有浮置栅极的记忆体元件。

背景技术

一般而言，常见的快闪记忆体元件为分离栅极（split gate）记忆体元件。请参照图1A，图1A根据已知技术绘示一种分离栅极记忆体元件100的剖面示意图。如图1A所示，分离栅极记忆体元件100包含字符栅极102、浮置栅极（floating gate）104、源极106与漏极108。

以操作而言，可在源极106上施加一第一偏压电压（例如：12V），在漏极108上施加一第二偏压电压（例如：2.5V），借此在源极106与漏极108之间的通道Lg中形成一水平高电场，进而吸引通道Lg内的电子e-。由于源极106上的高电压会耦合至浮置栅极104，故在浮置栅极104与通道Lg之间会形成一垂直高电场，以将前述的电子e-拉入浮置栅极104中，以完成写入操作。

然而，由于制程误差的关系，前述分离栅极记忆体元件100的通道Lg可能会缩小，造成分离栅极记忆体元件100在写入操作上会遇到多种写入干扰(program disturb)，例如行贯穿干扰(Column punch through disturb)、反向穿隧干扰(Reverse tunneling disturb)以及列贯穿干扰(Row punch through disturb)。

请参照图1B，图1B根据已知技术绘示一种分离栅极记忆体阵列120的示意图。以列贯穿干扰为例，假设在分离栅极记忆体阵列120中，字符线WLm0、WLm1分别电性耦接多个前述记忆体元件100的字符栅极102。在此例中，假设欲对分离栅极记忆体元件140进行写入操作时，此时在记忆体元件140对应的字符线WLm1上施加选择电压(例如：1.8V)，并在分离栅极记忆体元件140对应的源极106施加前述的第一偏压电压（例如：Vs=12V）、在分离栅极记忆体元件140的漏极108施加前述的第二偏压电压（例如：2.5V）。若通道Lg的长度因制程误差而减小，在源极106与漏极108的水平高电场可能会引入一漏极电流，进而产生写入干扰。一般而言，为了减少此种列贯穿干扰的影响，前述的分离栅极记忆体元件100的通道Lg的长度不能太小，因此造成分离栅极记忆体元件100整体的尺寸增加。

因此，如何使用小尺寸的记忆体元件并具有低写入干扰，实属当前重要研发课题之一，亦成为当前相关领域亟需改进的目标。

发明内容

本发明的目的在于提供一种记忆体元件（memory cell）、记忆体阵列（memory array）与其操作方法。

为解决上述问题，本发明的一方面提供一种记忆体元件。记忆体元件包含具有第一导电型的基板、具有第二导电型的第一掺杂区、具有第二导电型的第二掺杂区、第一浮置栅极、第二浮置栅极与字符栅极。第一与第二掺杂区位于基板中。第一浮置栅极位于基板上方，且电性耦接第一掺杂区。第二浮置栅极位于基板上方，且电性耦接第二掺杂区。字符栅极位于基板的上方与第一与第二掺杂区之间，其中字符栅极包含延伸至第一浮置栅极上方的第一部件与延伸至第二浮置栅极上方的第二部件。

本发明的另一方面是在于提供一种记忆体元件的操作方法。其中记忆体元件包含具有第一导电型的基板、具有第二导电型的第一掺杂区、具有第二导电型的第二掺杂区、第一浮置栅极、第二浮置栅极与字符栅极。第一与第二掺杂区位于基板中。第一浮置栅极位于基板上方，且电性耦接第一掺杂区。第二浮置栅极位于基板上方，且电性耦接第二掺杂区。字符栅极位于基板的上方与第一与第二掺杂区之间，其中字符栅极包含延伸至第一浮置栅极上方的第一部件与延伸至第二浮置栅极上方的第二部件。操作方法包含：在字符栅极上施加抹除电压，并在第一与第二掺杂区上施加接地电压，借此重置记忆体元件；在字符栅极上施加选择电压，借此选定记忆体元件；在第一与第二掺杂区的一者施加写入电压，并在第一与第二掺杂区的另一者施加接地电压，借此对记忆体元件写入数据；以及在第一与第二掺杂区的一者施加读取电压，并在第一与第二掺杂区的另一者施加该地电压，借此对记忆体元件读取数据。