[发明专利]集成电路器件、半导体器件及其制造方法

说明书

技术领域

本发明构思的示例实施方式涉及半导体器件及其制造方法。

背景技术

半导体器件可被需要具有更高的集成度、更高的密度、更低的功耗和/或更快的运行速度。具有高集成电路的半导体器件可以包括可以由金属材料（例如，铝）形成的多层互连结构。铝互连线的形成可以包括在绝缘层上沉积铝层和蚀刻该铝层以暴露绝缘层。

然而，随着半导体器件的设计规则减小，铜（代替铝）可以越来越多地被用作互连线的材料。这可能是由于铝的相对高的电阻率。例如，随着铝互连线的宽度减小，其电阻增加，因而可能难以实现具有更高运行速度的半导体器件。铜可以在成本和导电性方面呈现出优点，但是在使用蚀刻技术来图案化铜层方面可能存在困难。镶嵌工艺也可以被用于形成铜互连线。

此外，由于半导体器件的日益增加的集成度，互连线之间的间距可以变得越来越窄，纵使使用了铜互连线，这也可能导致互连线之间的电干扰和/或信号传输速度的延迟。

发明内容

本发明构思的示例实施方式提供配置为具有增加的信号传输速度的半导体器件。

本发明构思的其它示例实施方式提供复杂性减小的制造半导体器件的方法。

根据本发明构思的示例实施方式，一种半导体器件可以包括：具有第一区域和第二区域的基板；设置在基板上的导电图案；盖层，提供在导电图案上以在导电图案之间限定气隙区；以及支撑图案，提供在第二区域中的导电图案之间以与盖层图案接触。该支撑图案具有可以比导电图案的顶表面低的顶表面。

在示例实施方式中，导电图案的间隔可以在第一区域中比在第二区域中小。

在示例实施方式中，支撑图案具有倾斜的侧表面。

在示例实施方式中，支撑图案和与其相邻的导电图案之间的距离可以在支撑图案的下部分比在支撑图案的上部分小。

在示例实施方式中，在第二区域中，气隙区可以被提供在支撑图案和导电图案的侧表面之间。

在示例实施方式中，该器件还可以包括在第一区域中提供在导电图案之间并且与盖层间隔开的保留图案。

在示例实施方式中，保留图案可以由与支撑图案相同的材料形成。

在示例实施方式中，保留图案具有比支撑图案的顶表面低的顶表面。

在示例实施方式中，该器件还可以包括设置在导电图案和盖层之间的第一保护层以及覆盖导电图案的侧表面的第二保护层。

在示例实施方式中，第一保护层可以由与第二保护层不同的材料形成。

在示例实施方式中，第一保护层可以包括钽、钌、钴、锰、钛、钨、镍、铝、其氧化物、其氮化物、或其氮氧化物中的至少一种，第二保护层可以包括从由硅氮化物（SiN）、硅碳氮化物（SiCN）和硼氮化物（BN）组成的组中选出的至少一种材料。

在示例实施方式中，第二保护层可以在第一保护层的顶表面和盖层之间延伸并且覆盖导电图案之间的基板。

在示例实施方式中，在第二区域中，第二保护层覆盖支撑图案的侧表面并且可以插置在支撑图案的顶表面和盖层之间。

在示例实施方式中，该器件还可以包括在第一区域中提供在导电图案之间并且与盖层间隔开的保留图案。第二保护层覆盖保留图案的侧表面和顶表面。

在示例实施方式中，盖层可以包括从由二氧化硅（SiO₂）、硅氮化物（SiN）、碳掺杂的氢化硅氧化物（SiOCH）、硅碳氮化物（SiCN）和硅氮氧化物（SiON）组成的组中选出的至少一种材料。

在示例实施方式中，盖层具有0.1-5nm的厚度。

在示例实施方式中，支撑图案可以包括从由二氧化硅（SiO₂）、硅氮化物（SiN）、硅碳氮化物（SiCN）、碳掺杂的氢化硅氧化物（SiOCH）、多孔-碳掺杂的氢化硅氧化物（多孔SiOCH）组成的组中选出的至少一种材料。

在示例实施方式中，在第二区域中，与支撑图案相邻的导电图案可以提供为具有100nm或以上的间隔。

在示例实施方式中，盖层覆盖导电图案的上侧壁的一部分。

在示例实施方式中，该器件还可以包括覆盖导电图案的侧壁的保护层。盖层部分地覆盖保护层的上侧壁。

根据本发明构思的示例实施方式，一种制造半导体器件的方法可以包括：在基板上形成绝缘层；图案化绝缘层以形成多个凹进区域；形成导电图案以填充凹进区域；对绝缘层执行等离子体处理；去除绝缘层的至少一部分以暴露导电图案的侧壁；以及形成牺牲层以填充导电图案之间的间隔；在导电图案和牺牲层上形成盖层；以及去除牺牲层以形成导电图案之间的气隙区。