[发明专利]一种像素电路及显示器

权利要求书

1.一种像素电路，其特征在于，包括：第一像素子电路和第二像素子电路，以及与所述第一像素子电路和第二像素子电路连接的初始化模块和数据电压写入模块，

所述初始化模块连接复位信号端和低电位端，用于在复位信号端输入的复位信号控制下对第一像素子电路和第二像素子电路进行初始化；

所述数据电压写入模块连接数据电压和门信号端，用于在门信号端输入的信号控制下先对第一像素子电路和第二像素子电路写入第一数据电压，并对所述第二像素子电路的驱动模块进行补偿，然后对第一像素子电路写入第二数据电压，并对第一像素子电路的驱动模块进行补偿。

2.根据权利要求1所述的电路，其特征在于，所述第一像素子电路包括第一驱动模块、第一发光模块、第一阈值补偿模块和第一发光控制模块，

所述第一阈值补偿模块连接初始化模块，用于在初始化模块输出的初始化信号控制下对第一阈值补偿模块进行初始化；

所述第一阈值补偿模块连接第一驱动模块，用于对第一驱动模块进行阈值电压补偿；

所述第一发光模块连接第一驱动模块和第一发光控制模块，用于在第一驱动模块和第一发光控制模块作用下进行发光显示。

3.根据权利要求2所述的电路，其特征在于，所述第一阈值补偿模块包括第一存储电容和第四晶体管；所述第一驱动模块包括第五晶体管；所述第一发光控制模块包括第七晶体管和第八晶体管；所述第一发光模块包括第一发光二极管。

4.根据权利要求3所述的电路，其特征在于，所述第一存储电容的一端与高电压电平信号线相连，另一端与第四晶体管的源极相连；

所述第四晶体管的栅极与门信号端相连，所述第四晶体管的漏极与所述第五晶体管的漏极相连；

所述第五晶体管的栅极与所述初始化模块相连，所述第五晶体管的源极与所述数据电压写入模块相连；

所述第七晶体管的栅极与发光控制信号线连接，所述第七晶体管的源极与高电压电平信号线相连，所述第七晶体管的漏极与第五晶体管的源极相连；

所述第八晶体管的栅极与发光控制信号线连接，所述第八晶体管的源极与所述第五晶体管的漏极相连，所述第八晶体管的漏极与第一发光二极管相连；

所述第一发光二极管的阳极与第八晶体管的漏极相连，所述第一发光二极管的阴极与低电压电平信号线相连。

5.根据权利要求4所述的电路，其特征在于，所述第二像素子电路包括第二驱动模块、第二发光模块、第二阈值补偿模块和第二发光控制模块，

所述第二阈值补偿模块连接初始化模块，用于在初始化模块输出的初始化信号控制下对第二阈值补偿模块进行初始化；

所述第二阈值补偿模块连接第二驱动模块，用于对第二驱动模块进行阈值电压补偿；

所述第二发光模块连接第二驱动模块和第二发光控制模块，用于在第二驱动模块和第二发光控制模块作用下进行发光显示。

6.根据权利要求5所述的电路，其特征在于，所述第二阈值补偿模块包括第二存储电容和第二晶体管；所述第二驱动模块包括第六晶体管；所述第二发光控制模块包括第七晶体管和第九晶体管；所述第二发光模块包括第二发光二极管。

7.根据权利要求6所述的电路，其特征在于，所述第二存储电容的一端与高电压电平信号线相连，另一端与第二晶体管的源极相连；

所述第二晶体管的栅极与开关控制信号线连接，所述第二晶体管的漏极与初始化模块相连；

所述第六晶体管的栅极与所述第二晶体管的源极连接，所述第六晶体管的源极与所述数据电压写入模块相连，所述第六晶体管的漏极与第二发光二极管相连；

所述第七晶体管的栅极与发光控制信号线连接，所述第七晶体管的源极与高电压电平信号线相连，所述第七晶体管的漏极与第六晶体管的源极相连；

所述第九晶体管的栅极与发光控制信号线连接，所述第九晶体管的源极与所述第六晶体管的漏极相连，所述第九晶体管的漏极与第二发光二极管相连；

所述第二发光二极管的阳极与第九晶体管的漏极相连，所述第二发光二极管的阴极与低电压电平信号线相连。

8.根据权利要求7所述的电路，其特征在于，所述初始化模块包括第三晶体管，所述第三晶体管的栅极与复位信号线相连，所述第三晶体管的源极与第一像素子电路的第一阈值补偿模块和第二像素子电路的第二阈值补偿模块相连，所述第三晶体管的漏极与低电压电平信号线相连。