[发明专利]高速接口的上拉终端电阻检测电路

说明书

技术领域

本发明涉及检测电路技术领域，特别是涉及高速接口的上拉终端电阻检测电路。

背景技术

当前设备与设备之间的互连接口协议层出不穷，某些协议要求源端设备能够实时检测高速接口上对方设备的上拉终端电阻是否存在，一般采用如图1所示检测电路图来检测高速接口对方是否存在上拉终端电阻，电路包括P沟道场效应晶体管、N沟道场效应晶体管和施密特触发器。P沟道场效应晶体管源极连接接口，栅极连接使能信号，漏极连接N沟道场效应晶体管的漏极。N沟道场效应晶体管源极接地，栅极连接输入信号，漏极和P沟道场效应晶体管漏极相连将检测信号传递给施密特触发器。

由于为了防止本地电源无效时，接口端对本地电源的反灌电，晶体管P沟道场效应晶体管的衬底电位必须与接口连在一起，这样整个衬底电容变成了接口的负载电容，影响高速接口正常工作的速度。如果接口端的最高电压高于P沟道场效应晶体管的任意两个端口的最高耐压值，则P沟道场效应晶体管在工作状态下将会损坏。

发明内容

基于此，有必要针对上拉终端电阻检测电路影响高速接口工作速度的问题，提供一种高速接口的上拉终端电阻检测电路。为实现上述目标，本发明提供如下的技术方案：

一种高速接口的上拉终端电阻检测电路，用于对高速接口的上拉终端电阻的检测，所述上拉终端电阻检测电路包括检测信号产生模块和输入模块；

所述检测信号产生模块分别与所述上拉终端电阻和所述输入模块电连接；

所述检测信号产生模块由使能信号控制，所述检测信号产生模块输出的检测信号输入至所述输入模块；

当所述上拉终端电阻处于工作状态时，所述输入模块的输出信号为逻辑1；当所述上拉终端电阻处于闲置状态时，所述输入模块的输出信号为逻辑0。

较优地，所述检测信号产生模块包括第一晶体管和第二晶体管；

所述使能信号包括偏置电压和输入信号；

所述第一晶体管的栅极耦合至所述输入信号，所述第一晶体管的源极接地；

所述第二晶体管的栅极耦合至所述偏置电压端，所述第二晶体管的漏极耦合至所述上拉终端电阻，所述第二晶体管的源极耦合至所述第一晶体管的漏极，所述第二晶体管的源极还耦合至所述输入模块，用于输出所述检测信号；

所述第二晶体管的衬底与所述第一晶体管的衬底共连后接地。

较优地，所述输入模块包括第一反相器和第二反相器；

所述第一反相器的输入端耦合至所述第二晶体管的源极，输出端与所述第二反相器的输入端耦合，所述第二反相器的输出端输出所述输出信号。

较优地，所述第一反相器和所述第二反相器均由CMOS晶体管构成；

所述第一反相器的任意两个端口可承受的电压大于所述检测信号的电压。

较优地，所述第二反相器的任意两个端口可承受的电压小于所述第一反相器的任意两个端口可承受的电压。

较优地，当所述检测信号产生模块与上拉终端电阻连接的接口为高电平时，所述检测信号的电压大于所述第一反相器的翻转阈值电压且小于所述检测信号产生模块与上拉终端电阻连接的接口电压；

当所述检测信号产生模块与上拉终端电阻连接的接口为低电平时，所述检测信号的电压小于所述第一反相器的翻转阈值电压。

较优地，所述输入模块的电源电压低于所述检测信号的电压。

较优地，所述第一晶体管和所述第二晶体管均为增强型NMOS管。

本发明的有益效果是：

本发明的高速接口的上拉终端电阻检测电路，有效解决了当本地电源无效时，高速接口对本地电源的反灌电问题，同时使得晶体管不被损坏；在高速接口引入的负载电容最小，保证了高速接口的正常工作速度。

附图说明

图1为现有技术的上拉终端电阻检测电路示意图；

图2为本发明的高速接口的上拉终端电阻检测电路一实施例的示意图。

具体实施方式

为了使本发明的技术方案更加清楚，以下结合附图，对本发明的高速接口的上拉终端电阻检测电路作进一步详细的说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

如图2所示，一种高速接口的上拉终端电阻检测电路一实施例，用于对高速接口的上拉终端电阻的检测；