[发明专利]多处理器并行通讯的总线架构

说明书

技术领域

本发明涉及一种多处理器并行通讯的总线架构。

背景技术

控制保护平台是直流输电工程换流站二次侧的核心设备，是直流输电控制保护系统的神经中枢。在高压直流输电工程中，控制保护平台应用于站控、极控、阀组控制、交直流保护等诸多场合。总结其共性特点，都是多处理器的并行处理应用，即在一个机箱内根据应用的复杂程度，配置若干CPU，每个CPU与相应的外围I/O插件组合，最终形成多个具有特定功能的处理集合。但在传统的设计中，一个机箱内所有的CPU和外围插件均插在（共享）一块并行总线背板之上，这样，机箱内任何一个CPU需要使用总线资源（如访问其附属的外围插件或访问其它CPU数据）时，就会排它性地占用背板总线，CPU之间的通讯不但需要共享内存板卡，而且也有总线冲突情况，其它CPU插件与总线访问关联的任务必将受到影响。

发明内容

本发明的目的是提供一种多处理器并行通讯的总线架构，以解决现有多处理器并行处理应用中各CPU之间的通讯问题。

为实现上述目的，本发明的多处理器并行通讯的总线架构技术方案如下：

包括与CPU插件通讯的通讯总线，通讯总线包括M条串行通道，每个CPU插件设有至少M个通讯接口，每个CPU插件的各通讯接口与各串行通道一一对应连接，M为大于等于2的自然数。

所述每个CPU插件的其中一个通讯接口为发送接口，其他通讯接口为接收接口；各CPU插件的发送接口与各串行通道一一对应。

所述CPU插件通过通讯接口设置各接收通道的优先等级。

本发明的多处理器并行通讯的总线架构，采用全双工交换串行总线，该总线实质是多收发节点串行总线结构，用于多处理器之间数据交换，这样既解决了任意槽位处理器之间相互通讯的问题，同时也提高了处理器之间的通讯效率，满足实时性要求较高的多任务、多CPU并行处理应用；技术上具有较好的延续性和向前兼容性，可以节约后续的研发投资，仅需局部更改CPU和背板，其它各种类型的IO插件无需改动，这样可以使投资效益最大化。

附图说明

图1是多收发节点串行总线技术原理示意图；

图2是实施例一的结构示意图；

图3是实施例二的结构示意图。

具体实施方式

一、实施例一

串行总线：随着并行总线速率的提高，线间串扰的问题便越发突出。近年来，伴随高速串行通讯技术的发展，由早期的RS485的最高10M，到现在LVDS的接近2G，串行通讯速率有了非常大的提升，串行通讯总线也因势而生。

本多处理器并行通讯的总线架构的串行总线采用多收发节点串行总线技术,可以实现1发多收，最高速率可达到500Mbps。在此结构中，多个收发器都可以连接到同一条总线上，如图1所示，可以通过控制收发方向控制收发状态，因此允许双向半双工通讯。

多处理器并行通讯的总线架构，通讯总线包括M条串行通道，每个CPU插件设有至少M个通讯接口，每个CPU插件的各通讯接口与各串行通道一一对应连接，M为大于等于2的自然数。每个CPU插件的其中一个通讯接口为发送接口，其他通讯接口为接收接口；各CPU插件的发送接口与各串行通道一一对应，M、N均为大于等于2的自然数。对应的通讯总线是指每个CPU插件独占一条通讯总线发送信息，接收通道对应的通讯线连接到要接收CPU插件所独占的通讯总线上接收信息。

如图2所示，有4块CPU，且M=4，N=3，在整个21槽背板上，有21条串行通道即串行通讯总线。每个槽位的CPU都可以将自己的发送通道连接到相应的串行通道上。如第1槽位的CPU将发送通道连接到第1条串行通道，第17槽位的CPU将发送通道连接到第17条串行通道。对于接收通道，每一个槽位的CPU都可以接收到除自身槽位号外的其它串行通道。如第一槽位的CPU可以接收到第2-21条串行通道，第17槽位的CPU可以接收1-16条和18-21条串行通道。由于每一个槽位的CPU独占一条发送通道，所以对于此背板上的多收发节点串行总线属于“全双工”通讯方式。这样更加提高了数据的实时性。这是一种简化的全交换连接模式，在任何槽位上的CPU都可以实时发送数据，并不受总线仲裁的影响，直接将数据发送到目的CPU上。